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随着信号频率的不断提高,信号的时序特性对电路性能的影响越来越重要。信号的时序特性可以通过补偿电路间的延时差异实现同步,而延时单元具有补偿电路间的延时差异的性能。除了可以补偿路径间的延时差,延时单元已经在延时锁定环（Delay Locked Loop,DLL）、均衡器、相控天线阵列、FIR和IIR中得到广泛的应用。对于延时锁定环电路,其功能是实现在不同环境和工艺条件下的精确延时锁定,常常用来生成稳定的信号延迟。而且,延时锁定环的性能要求很大程度上由延时单元决定。因此,低延时高带宽的延时单元和延时锁定环设计对于高速混频电路的发展起到了巨大的推动作用。本文采用TSMC 65nm CMOS LP工艺设计了延时单元和延时锁定环。考虑到由无源电感实现带宽拓展的延时单元结构功耗高,芯片面积大,本课题使用的延时单元采用有源电感并联峰化结构。延时锁定环由压控延时线、异或门鉴相器、V/I转换器三个基本模块组成。压控延时线的设计实现方法是通过多级延时单元级联构成,异或门鉴相器采用全对称的Ⅴ类乘法器结构,V/I转换器采用低通滤波器进行设计。芯片整体分为环内锁定和环外测试两部分,环内锁定由延时锁定环实现时钟信号的四分之一周期锁定功能,环外测试电路由匹配电路和延时单元构成,环内外延时单元共用一个控制电压(1（87）。本设计的版图总面积为340um×790um,在1.5V的电源电压下芯片总功耗为31mW。后仿真结果显示,延时锁定环的环内输入信号频率为4.4GHz,9个延时单元级联构成压控延时线,实测单个延时单元的延时时间和理论值相对误差小于3%,DLL在不同工艺角、电源电压和温度（Process Voltage Temperature,PVT）下均可实现锁定,延时抖动小于10%。当(1（87）变化时,延时单元的延时时间可以在5.4-7.1ps范围内连续可调,变化范围大于20%。环外延时电路的输入输出匹配电路可以保证电路反射系数在0.1-10GHz频率内小于-10dB。当调整环内输入信号频率在4-5GHz内变化时,延时锁定环会调整延时单元上的控制电压,从而实现对延时电路的延时时间调节,最终实现延时锁定功能。本文设计的延时单元和延时锁定环电路在保证低功耗的同时,实现了在不同环境和工艺角条件下的低延时和宽频带延时可调,这对于高速混频电路的研究和发展具有一定的意义。