作为已经持续了数十年的信息技术革命的主要驱动力之一,集成电路元器件的尺寸缩小不断地为我们带来速度更快、能耗更小、成本更低的工业与消费电子产品。由于栅极介质厚度已经逼近物理与技术极限,人们普遍预测摩尔定律将在数年内失效,“超越摩尔(More than Moore)”将主导未来的技术路线。然而,无论未来发展会是“更多摩尔(More Moore)”,还是“超越摩尔”,快闪存储技术都将是继续提高片上器件密度(“更多摩尔”),以及开发各类专用芯片(“超越摩尔”)的关键元素之一。由于三维结构中更高的容量、更小的尺寸,以及更严重的散热问题,在闪存技术的发展方向——GB级别的3D-NAND结构中,栅极介质的可靠性问题也更为突出。基于这些原因,本工作主要研究了 MOS器件和纳米晶浮栅存储器件中栅极介质的可靠性,探索在应力下的缺陷产生、聚合,介质恢复、击穿的过程及其统计学本质,并提出了相应的物理模型。本研究工作的主要内容和成果如下:(1)高介电常数薄膜的漏电流特性:研究证明HfO2在外加电场由低到高的情况下依次受到缺陷填充、欧姆电导、P-F发射、FN隧穿的主导。为了进一步抑制漏电流的产生,我们制备并对La2O3/CeO2堆叠结构的漏电流特性进行了研究。低电场下这种堆叠结构漏电流受热电子发射主导,高电场下主导机制为P-F发射。高电场下未观察到明显的FN隧穿电流。研究结果表明,CeO2钝化的氧空穴有可能在高温下、热平衡改变的情况下被重新激发。因此尽管CeO2优化了 La2O3介质的性能,但同时带来的问题在未来应用中也不可忽视。(2)高介电常数薄膜的击穿和恢复特性:研究了高介电常数介质恢复对于介质击穿分布的影响。发现恢复之后的栅极介质在应力下产生的缺陷的聚合效应更加明显。从统计学角度观察了介质击穿-恢复次数对于击穿电压的影响,证明了介质恢复的“程度”越高,下一次硬击穿所需的电压越大。(3)基于高介电常数栅极薄膜的纳米晶存储结构的可靠性:通过RTN信号研究了纳米晶存储器件栅极的缺陷特性。由于纳米晶引起的高介电常数介质中的电场分布不均匀,导致应力下产生的缺陷在纳米晶附近聚合。这些缺陷的电荷发射、俘获活化能很小,在未来对纳米晶存储器件的研究中,需要引起注意。同时,研究了工艺条件对纳米晶器件特性的影响。此外,对纳米晶存储器件的电荷输运机理和击穿特性的研究则表明,器件的漏电流主导机制从P-F发射向FN隧穿的转变电压相比未引入纳米晶浮栅的器件明显升高;缺陷聚合模型可以更好地描述电场非均匀分布的介质的击穿特性;击穿更容易发生在纳米晶正上方与纳米晶之间。这些研究结果,揭示了在高介电常数薄膜以及相关的MOS和存储结构中,电荷输运、缺陷产生、介质击穿和恢复的物理本质,对于未来CMOS和存储器件的可靠性改善、工艺优化与性能提升有很重要的意义。