现代电子技术的进步带动了对高性能模数转换器的需求。与其它结构模数转换器相比,流水线ADC在速度、精度、功耗等方面具有独特的优势,是近年来模数转换器设计研究领域的重点之一。为进一步提高流水线ADC的性能,在传统模拟电路设计因CMOS工艺进步而逐渐遭遇瓶颈的情况下,利用数字校准技术辅助模拟电路设计正成为流水线ADC研究与设计的趋势。数字后台校准技术可以在不打断流水线ADC正常转换工作的情况下,及时动态地校准流水线ADC的误差,提高流水线ADC的性能指标。本文基于8位流水线ADC设计,分析了各类影响流水线ADC性能的误差参数,并针对最为重要的电容失配与运放有限增益引起的误差,提出了一种数字后台校准方案。该方案通过向被校准流水线级的MDAC电路注入PN序列,计算由上述两者引起的级间增益误差,修正该级数字量输出,以此来校准流水线ADC的线性及非线性误差,并通过反馈补偿的方式抵消了引入PN序列带来的额外影响。该方案经过Simulink建模验证,仿真结果表明,应用校准方案后的流水线ADC信噪失真比提高了 4dB,无杂散动态范围提高了 21dB。经验证的校准方案最终通过数字集成电路实现。采用SMIC 0.18μm 1P6M工艺,完成了 RTL级代码编写、功能仿真、FPGA验证、逻辑综合、静态时序分析、形式验证、物理版图设计及验证等工作。最终得到的数字电路版图工作频率为25MHz,芯片面积约1.5*1.5mm2,功耗小于9mW。本文提出的数字后台校准方案,达到了校准流水线ADC电容失配与运放有限增益误差的效果,提升了流水线ADC的性能指标。其电路实现面积小、功耗低,具有实际意义。