【摘 要】
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由于并行传输电路在高速传输方面的不足,串行传输技术得到了迅猛发展,中科院计算所曙光5000高性能计算机的交换芯片就采用了这一技术以满足芯片间的高速通信需求.对于高速串
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由于并行传输电路在高速传输方面的不足,串行传输技术得到了迅猛发展,中科院计算所曙光5000高性能计算机的交换芯片就采用了这一技术以满足芯片间的高速通信需求.对于高速串行解串芯片(SERDES),其核心为发送端的锁相环电路和接收端的时钟数据恢复电路.本文的设计目标就是针对2.5Gbps传输速率的要求设计一个2.5GHz的时钟生成器.
本文采用自顶而下的设计方法,首先用 Verilog-A 建立起电路的行为级模型,并在此基础上对环路参数进行优化.此后,在晶体管级进行电路的详细设计,并针对各个模块,包括鉴频鉴相器(PFD),电荷泵(CP),低通滤波器(LPF),压控振荡器(VCO)和分频器(Frequency Divider)做了出入分析,对它们的种种非理想因素提出了相关的解决方法.本文在.TSMC 0.18um CMOS工艺上实现了整体电路,包括单端和差分两种结构的设计与仿真,从最后的结果来看电路基本满足设计需求.
另外本文还探讨了PLL电路的噪声模型,分别分析了相位噪声和Jitter两个不同的衡量标准.在相位噪声方面,介绍了多种噪声模型,并分析了他们的不足以及对设计的指导意义.在Jitter方面,介绍了jitter的几种分类和来源.
本论文的研究成果对于锁相环电路中设计以及噪声的分析与模拟均有一定的指导意义和参考价值.
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