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随着高速通讯技术的发展,串行通信、3G无线通信已成为主要的通信数据传输方式。作为数据传输的接收器离不开时钟数据恢复电路(CDR),它对接收器的性能有重大影响。而CDR需要高速度、低抖动、低相位噪声的锁相环(PLL)时钟电路提供保障。因此,对高性能PLL的研究成为国内外研究热点。本论文采用了Top-Down(顶层-底层)的设计方法,根据系统设计的要求指导底层模块的设计,设计实现了一种新型电荷泵锁相环(CPPLL)。该电荷泵锁相环由动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器、二阶环路滤波器和整数分频器组成。首先,为了能够有效的缩短设计周期,提高设计效率,并且从系统级优化电路的性能,本文对CPPLL进行了系统设计。为了直观的观察CPPLL的锁定时间和控制电压,评估CPPLL是否正常工作,采用了Verilog-A对CPPLL进行建模,提高设计效率;为了避免CPPLL闭环系统因环路滤波器的设计不合理造成环路发生失锁现象,产生不必要的反复修改电路的情况,采用了Matlab进行了环路稳定性的建模和仿真,增加了设计的准确性;为了更好地设计和优化电路,提升CPPLL的整体相位噪声性能,采用了Cppsim工具对系统相位噪声进行了仿真分析,有效指导了后面底层模块的设计。然后,对CPPLL的各功能模块进行了设计。具体为:(1)为了降低电荷共享和电流失配对锁相环电路频谱产生的影响,采用了基于常数跨导轨到轨运算放大器结构的电荷泵;(2)为了消除死区现象对锁相环电路系统引起的不利影响,采用了动态鉴频鉴相器电路;(3)为了实现低抖动、低相位噪声的性能,采用了全差分型结构的环形压控振荡器电路;(4)为了实现宽频率范围的整数分频器的功能,采用了基于电流模逻辑结构的高速8/9预分频器和吞咽预分频器相结合的结构。基于SMIC 0.18-μm CMOS工艺,利用Cadence集成电路工具对设计电路进行了仿真验证。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5V~1.5V时将电流失配减小到了2%以下,提升了锁相环频谱质量。采用全差分结构的环形压控振荡器,实现了在频率为1MHz时输出的相位噪声为-96.66dB@1MHz,调谐范围为0.8GHz~1.8GHz,中心频率为1.25GHz,调谐增益为1.5GHz/V,在控制电压0.9V~1.45V范围内,线性调节度良好。电荷泵锁相环锁定后输出电压波动为2.45mV,输出时钟的峰峰值抖动为12.5ps。其在带内的相位噪声为-94dBc/Hz,周期性抖动为8.28ps,相位抖动为24ps。最后利用Cadence集成电路设计工具,对CPPLL电路进行了版图设计,并通过了DRC、LVS的物理验证。