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YHFT-Matrix处理器是国防科技大学设计的一款高性能DSP，主要面向3GPP-LTE无线通信基带处理领域。采用VLIW结构，16/32位可变长类RSIC指令集，每周期最大流出10条指令。处理器包含标量和向量两部分运算单元，标量单元负责简单的计算以及程序流控，向量单元内含有多个向量运算部件，提供主要的运算能力。现今运算能力的大幅提高对存储器的数据传输速率有了更高的要求。为了设计出更高性能的外部存储器接口（EMIF）部件，本文从研究DDR2存储器的结构和时序特点入手，并根据YHFT-Matrix处理器的体系结构设计出一款能够同时处理四核访问请求的EMIF。同时兼顾DDR2SDRAM和ASRAM的结构特点，完成了适用于本款高性能DSP的EMIF设计、验证与测试，DDR2SDRAM的连接与板级测试。针对YHFT-Matrix处理器内部数据通路结构，提出了EMIF模块对各请求源进行轮转式仲裁、根据优先级排序，并将通信协议转换成AXI总线的协议的设计方法。最终使得12个请求源能够公平的访问外存。在协议转换时，由于外部存储器与内核时钟频率不同，本文设计了一个异步对接，负责将500Mhz时钟域下的内核信号同步到DDR2SDRAM采用的200Mhz时钟域。在完成验证与测试之后，本文对EMIF的传输方式又做了部分修改，使得传输效率有了大幅提升。采用了将DDR2控制器（固核）和PHY（硬核）集成到YHFT-Matrix处理器内的连接策略，并深入分析了YHFT-Matrix处理器中的DDR2接口。DDR2接口可以外接4个16-bit位宽的1Gbit器件组成4Gbit的DDR2存储器。DDR2PHY的时钟达200Mhz，数据宽度为64位。DDR2控制器对芯片内部提供AXI数据总线和APB配置总线接口，并负责为指令Cache、数据Cache和DMA（直接存储器访问接口）提供程序和数据。DDR2SDRAM通过EMIF模块与处理器内核连接起来。此外，本文对以上设计进行了较为系统地验证，并进行了板级测试。测试结果表明，单核得到DDR2SDRAM读每个字最短时间为15ns，写一个字最短时间为10ns，四核同时读的情况也可维持单核的15ns一个字。在优化后，单核DMA读速率有了接近50%的提高，但四核同时读的速率并没有显著提高。