CMOS器件的等比例缩小发展趋势导致栅等效氧化层厚度、栅长度和栅面积都急剧减小。对于常规体MOSFET,当氧化层厚度小于2nm时,大量载流子以不同机制通过栅介质形成显著的栅极漏电流。栅极漏电流不仅能产生于沟道区域,而且能在栅极与源/漏的交叠区域产生。穿越栅氧化层的电流增加了电路的泄漏电流,从而增加了电路的静态功耗,同时也影响MOS器件的导通特性,甚至导致器件特性不正常。栅漏电流增加已成为器件尺寸缩减的主要限制因素之一。本文在关注栅漏电流成分的同时,着重研究了MOS结构中的隧穿过程,分析了三种类型的隧穿,即直接隧穿,陷阱辅助隧穿和FN隧穿的机理,并给出了相应的隧穿电流模型。MOS器件中的栅电流分量一般分为三种,即栅至沟道,栅至衬底和边缘直接隧穿电流,本文分别讨论了每种电流分量随栅压的变化特性,从而得出不同偏置区间中,何种隧穿电流分量占优势,而后分析了栅隧穿的影响因素。理论模型方法和实验结果均表明,超薄栅氧MOSFET栅极泄漏电流的涨落,呈现出1/f噪声和白噪声成分,白噪声接近于散粒噪声（2 qI_G ）。对于小尺寸器件,1/f噪声成分几乎为栅电流I_G的二次函数,栅电流噪声频谱密度S_IG（f）与栅电流I_G存在幂律关系。由此,本文提出了基于直接隧穿电流分量的噪声模型及基于非弹性陷阱辅助隧穿TAT的解析噪声模型,以解释栅漏电流噪声特性。基于上述研究,本文最后提出了一种测试MOS器件栅漏电流不同分量及对应噪声的测试方法,给出了相应的测试原理图,设计和建立了测试系统,研究了具体的测试实施方案,并分析了测试中应注意的问题。