近年来，无线通信技术迅猛发展，广泛应用于航空航天、数字电视、移动通信等各个领域。频率合成器作为其关键模块，成为目前限制通信芯片性能的瓶颈所在。锁相环频率合成器是被普遍采用的实现方法，而低相位噪声、低杂散、快速锁定、低功耗、高集成度都是锁相环频率合成器的发展方向。课题以GPS无线接收机为项目背景，实现了一款全集成的低相位噪声的锁相环频率合成器。本文按照自顶向下的原则，首先对锁相环频率合成器的工作原理和环路分析方法进行深入讨论，并充分研究电路中的各种非理想因素；其次，根据设计指标，确定系统环路参数，使用Matlab工具建立环路模型，进行行为级仿真验证；在此基础上，提出各个模块非理想因素的解决方案，完成具体的电路级设计并仿真；最终完成锁相环频率合成器的版图设计及后仿真验证。本文基于全集成、低相位噪声设计重点展开，主要研究内容包括：第一，仔细推导了锁相环频率合成器的线性模型、传输函数，给出了环路稳定性和噪声贡献的分析方法，提供了系统级优化噪声方案；第二，针对关键模块鉴频鉴相器和电荷泵电路的非理想因素，给出相应解决方案，实现电路设计；第三，采用电容倍乘技术完成环路滤波器设计，极大减小了环路滤波器电容面积，实现全集成；第四，研究电感电容压控振荡器的设计方法，并采用开关电容阵列技术，缩小Kvco，优化了自身和整体环路的相位噪声性能。课题全部设计基于TSMC0.18μm1P5M RF工艺。整体电路后仿真结果表明，电路在16.368MHz的输入信号频率下，输出为1571.328MHz，并且相位正交；输出信号相位噪声性能达到-94dBc/Hz@10KHz、-99.2dBc/Hz@100K、-123.7dBc/Hz@1MHz。环路锁定时间小于20μS。在1.8V供电电压下，电路整体功耗电流为13mA。并同时实现全集成设计，满足GPS接收机的系统要求。论文的研究成果达到设计指标要求，为国内低相位噪声的锁相环频率合成器的研究提供一定的参考借鉴作用。