随着个人通信系统和数字电视广播的迅猛发展,对重量轻、体积小、功耗低、成本低的收发器的需求迅速增加,提高收发器的集成度无疑是满足上述需求的重要途径。占芯片面积75%以上的数字处理部分的集成度、功耗等性能要求使得芯片不可能以CMOS以外的其它工艺实现,所以只有实现CMOS集成射频前端,才能实现单片集成的收发器。目前随着CMOS工艺的发展,50nm工艺下的NMOS器件最高截止频率将高于200GHz,使得采用CMOS工艺集成射频前端单元电路成为可能。与其它工艺相比,CMOS工艺存在跨导小、频率特性差、噪声大等不足,因此,如何设计出高性能的CMOS射频集成电路已成为当前的研究热点。本文重点研究了高性能CMOS混频器设计中的优化技术,设计了应用于数字电视调谐器专用芯片内的混频器电路。建立精确的电路性能模型是CMOS射频集成电路优化设计的重要环节之一,但随着CMOS器件尺寸的不断缩小,以往的CMOS混频器性能模型已无法准确地反映实际电路工作性能,为此,本文着重修正了CMOS混频器的三项电路性能模型。首先,系统分析了实际本振信号作用下的混频器工作机理,通过对四种不同本振信号下的混频器工作状态进行数学建模,修正了CMOS混频器的转换增益模型。其次,采用时域分析方法,从电路非线性的基本原理出发,充分考虑MOSFET器件的非线性效应,修正了CMOS混频器的非线性解析式模型。最后,鉴于深亚微米工艺下的MOSFET器件噪声远大于传统器件噪声模型预测值,本文深入研究了深亚微米工艺下的混频器噪声产生机理,基于深亚微米工艺下的器件噪声模型,修正了CMOS混频器的噪声系数模型,给出了新的适用于深亚微米工艺的CMOS混频器电路噪声模型。本文给出的所有性能模型均通过模拟仿真的方法进行了验证。在修正后的性能模型理论指导下,本文通过一般设计方法设计了应用于数字电视调谐器专用芯片内的混频器电路,该电路已通过0.25μm CMOS工艺流片验证。由于射频集成电路一般的“try-and-error”设计方法非常耗时,且很难实现电路设计最优化,导致高性能CMOS混频器的设计周期变长、设计成本增大,为此,本文以修正后的性能模型作为方程评估器,以遗传算法作为优化搜索算法,提出了一种新的CMOS混频器尺寸优化方法,优化过程中采用了一种新的约束条件处理机制,即:搜索空间限定法与罚函数法并用的处理方法。该方法可快速确定满足性能要求的电路参数,既实现了电路性能最优化,又缩短了电路设计时间。基于此优化设计方法,本文在已流芯片测试结果的基础上,优化设计了数字电视调谐器专用芯片内的混频器模块,并通过模拟仿真验证,准备流片测试。