一直以来,降低电路工作电压是低功耗设计中的一种有效手段。但是,随着电压的降低,工艺参数局部波动对电路性能的影响也随之加剧。这使得传统基于工艺角的静态时序分析方法过度悲观地估计电路延时,而不再适用于近阈值设计。普通的统计静态时序分析方法将单元延时作为高斯分布处理,并不能准确反映近阈值下的情况。因此,需要一种支持单元延时为非高斯分布的高效统计静态时序分析方法。本文从单元表征和路径时序分析两方面,给出了一种适用于近阈值的统计静态时序分析方法。在单元表征中,本文采用工作点算法得到单元延时分布的离散值,同时,针对工作点算法仿真量大,运行时间长的问题,提出了采用逆高斯模型拟合单元延时分布的方法。理论的分析结果显示,逆高斯模型拟合方法可以将仿真量降低到原来的1/12。在路径的时序分析中,本文充分考虑了单元延时之间的相关性,并通过将路径延时求解问题转换为计算单元工作点的算法问题,实现了路径的统计静态时序分析。最后,本文结合数据路径的静态时序分析和时钟路径的统计静态时序分析两种方法,剔除了电路中95%以上的非关键路径,极大地加速了电路的时序收敛。本文采用ISCAS89基准电路和Cortex-M3电路,基于SMIC 40nm LP工艺平台对本文方法进行了测试验证和对比分析。结果表明,在保证单元表征误差在10%以内的前提下,逆高斯模型拟合的方法可以将表征时间减少85%以上。在路径的时序分析中,电路随机路径的3σ延时与蒙特卡洛仿真结果相比较,误差在10%以内。