第五代移动通信技术(5th Generation of Mobile Communication Technology,5G)是当前无线通信发展的主要方向。5G终端模拟器是以宽带场景下空中接口网络侧和终端侧的模拟与测试技术为基础的通信模拟设备,是5G建设过程中必不可少的测试仪器。低密度奇偶校验(Low Density Parity Check,LDPC)码具有接近香农极限的优异性能,在编码和译码方面都已经进行了深入的研究,因此,在通信领域中得到了广泛的应用。并且在5G通信中,第三代合作伙伴计划(The 3rd Generation Partnership Project,3GPP)已经确定LDPC码为增强型移动宽带(enhanced Mobile Broadband,e MBB)场景下数据信道的编码方案。本文研究了LDPC码的表示方式和结构特点,介绍了5G中准循环LDPC(Quasi Cyslic-LDPC,QC-LDPC)码的编译码流程,分析了QC-LDPC的构造方式和编码方案。本文基于消息传递算法研究了LDPC码的各种经典译码算法,分析了各种译码算法的译码性能和复杂度。通过仿真发现,偏移最小和(Offset Min Sum,OMS)算法和归一化最小和(Normalized Min Sum,NMS)算法的修正因子分别取0.5和0.8时具有更好的纠错性能。对LDPC译码过程中的节点消息的调度策略进行了研究。在此基础上,本文采用基于分层调度的NMS算法作为5G终端模拟器的LDPC译码方案。并通过定点量化,分析了校验节点消息和变量节点消息(或者后验消息)的位宽在8bit和10bit时具有较好的译码性能。在译码器设计与实现过程中,根据5G LDPC码的基图,本文提出将变量节点消息和后验消息以存储块的形式存储,并且根据扩展因子的不同,可以改变存储块的大小。变量节点消息和后验消息的更新单元数量根据基图最大度的变化灵活设置,更新节点消息时是以存储块结构进行的。对于校验节点,每一层的校验节点并行更新,根据扩展因子的不同灵活选择校验节点更新单元的数量。传统译码器会存储所有的校验节点消息,为了节省存储资源,本文根据分层结构,提出校验存储单元只存储一层校验节点消息。运用Verilog硬件描述语言(Hardware Description Language,HDL)对LDPC译码器进行FPGA实现,并联合Vivado和Modelsim仿真平台对译码器的功能和性能进行仿真测试。在Xilinx的芯片下实现,所设计的译码器在Z=128时,经过10次迭代译码器的吞吐量可以达到278.19Mbps,时延为36.92μs。