随着集成电路工艺技术的发展,芯片的集成度不断提高,存储器中的相邻存储单元变得越来越近,导致由辐射事件引发的多位翻转事件（Multiple Bit Upset,MBU）对存储系统可靠性的影响越来越严重。针对先进制程SRAM（Static Random Access Memory,SRAM）存储器中的MBU事件,为了确保存储系统能够安全运行,错误修正码（Error Correction Codes,ECC）技术作为系统级加固技术被广泛用于存储器的加固设计中,能够有效地克服MBU事件的影响。在先进工艺制程的存储器中,MBU事件对于存储器中单个字的影响范围可以覆盖5位及以上的存储单元。这对ECC的纠错能力提出了更高的要求,需要纠错能力更强的ECC技术实现对存储器多位翻转的纠正,来保障存储器系统的可靠性。现有ECC方案多采用基于查找表译码的传统ECC方案,通过单方面增加ECC的纠正能力,不改变译码方式来纠正多位翻转错误,会使得译码复杂度随纠错能力的提高而大大增加,导致译码器在面积、延迟方面产生较大开销。为此,本文采用了一种低复杂度ECC方案来加固SRAM存储器,区别于查找表的译码方式,这里采用错误位置匹配的方式译码,共为数据位宽度为32位的SRAM存储器设计5位、6位、7位突发错误纠正能力的3种编码方案,为了构造纠错能力更高的ECC,提出采用位交织方法应用到该ECC方案中,构造了8位、10位突发错误纠正能力的编码方案。本文使用Verilog语言对上述编码方案进行硬件建模,对ECC方案进行功能验证和性能开销评估。在SMIC65工艺下,利用Design Compiler工具分析了以上几种编码方案的编译码器的面积、延迟和功耗,并在相同工艺条件下与同种纠错能力的传统突发错误编码方案进行面积、延迟和功耗开销的对比。结果表明,本文的低复杂度ECC与传统突发错误ECC在同等纠正能力下,面积开销大大降低,且延迟方面也有所改善,只是在功耗方面会稍有提高,冗余位在个别纠正能力下,仅比传统突发错误编码多一位。本文利用Memory Compiler工具生成了SRAM存储器的Verilog模型并将其与编译码器进行连接完成存储器加固设计,最后实现了抗多位翻转存储器的整体版图设计,验证了低复杂度ECC方案应用在SRAM上的可行性。