现代电子测试系统的快速发展对全数字倍频提出了较高的要求,在输出频率稳定度、频率跟踪速度、输出频率范围和输出频率点数等指标都提出了越来越高的要求,对高性能全数字倍频器的研究要求也越来越迫切。由于并行工程的实施,嵌入式的全数字倍频器设计已成为必然。在测试系统中,数字倍频器性能的优劣直接影响了测试系统的最终性能主要因素之一。本论文正是针对上述问题,以数字倍频在元器件检测系统中的应用为背景,通过分析数字倍频器误差产生的原因,对减少误差的方法和实现原理进行研究,提出具有自适应功能的全数字倍频器,通过实验与测试,设计的数字倍频器具有理想的性能指标。主要内容为:(1)研究普通数字倍频器的误差原因,分析了全数字倍频器产生误差的原因,与克服误差的方法,提出了具有自适应功能的误差补偿方法和实现功能的方案,为系统设计提供了理论基础。同时,根据任务要求确定了实现倍频器的主要模块及主要模块的性能指标。(2)研究了具有自适应全数字倍频器的系统设计方案。提出了实现各功能模块的设计思想和相关算法,按照算法采用硬件描述语言(HDL)设计了具有自适应全数字倍频各功能模块电路的描述。为了使得系统更具实用价值,用HDL程序设计了适量的必要的人机交互接口电路。并在同一PLD芯片上实现了自适应全数字倍频器和人机交互接口电路。(3)研究了数字倍频器的测试方案,并对设计的系统进行了测试。功能模块测试均在QuartusⅡ平台上进行了前仿真,以提高设计可靠性;所有模块经测试无误后,通过顶层文件设计,实现全数字倍频器;将设计结果下载至载体PLD芯片;设计了系统测试方案,对数字倍频器的主要指标跟踪速度和精度进行了全面测试。根据测试过程中的问题,研究了自补偿全数字倍频器有其自身缺陷。在实验过程中发现:系统在稳定状态下,工作可靠性很高,但当全数字倍频器的输入信号周期变化较大时,自补偿全数字倍频器的倍频精度将明显下降,并出现了“吞噬脉冲”与“吐出脉冲”现象。