面向卷积神经网络的通用加速器设计

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在嵌入式设备上,如何在保证运行结果准确率的情况下,提高卷积神经网络的运行速度并尽可能降低运行能量消耗,是卷积神经网络加速器设计面临的关键问题之一。同时,由于缺少统一的加速器架构和相应的软件开发环境,将卷积神经网络移植到加速器上,需要复杂的开发过程,增加了加速器使用复杂度。因此,如何将加速器性能、功耗与加速器对网络模型的通用性、适用性结合起来,是对加速器整体设计的一个考验。本文提出了一种面向卷积神经网络的高层次指令集,并基于指令集,设计了一种针对卷积神经网络的高并行度、高适用性、低运行功耗的加速器架构架构。为了方便卷积神经网络的移植与部署,高层次指令集可以将网络模型转化为固定的指令序列,并通过加速器的译码器进行取指、译码、执行操作,实现加速器对大部分卷积神经网络架构的支持。同时,加速器内部配有8个权重缓存单元,每个权重缓存单元与一个PE(processing engine)计算单元直连,通过权重的分布存储与多PE计算单元组成的阵列,实现加速器进行矩阵向量运算的高并行性。结合卷积层计算与全连接层计算的相似性,该计算阵列同时支持卷积计算与全连接计算。通过指令调度,加速器支持运行8bit/16bit混合精度的卷积网络模型。为充分利用数据稀疏性,加速器可以实现对高稀疏性数据的压缩/解压缩,减轻数据传输压力。本文最后在FPGA上实现该加速器设计,并成功运行Lenet-5网络与Alexnet网络。实验表明,本文提出的加速器架构在性能与运行功耗等方面具有一定优势。在相同计算资源占用情况下,加速器实现较高的计算性能。在网络模型移植复杂度与支持网络类型的适用性方面,该架构可以提供较好的支持。
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