图像缩放引擎是液晶定标器中的核心部分，完成了图像的缩放处理，解决了输入数据源图像分辨率和液晶显示器最优分辨率之间不匹配的问题。它很大程度上影响了液晶显示的图像质量。不同于基于电视视频流数据格式的缩放模块，本文设计的缩放引擎基于VESA标准，适用于VGA接口的液晶显示器，针对不同输入分辨率的图像进行处理，然后将固定的分辨率图像输出到液晶显示屏上显示，可以IP core的形式应用于液晶定标器。　　 本文从缩放算法的原理和缩放模块的结构开始，详细地介绍了缩放算法的选择，改进形式的电路结构，缩放引擎的Verilog设计及其FPGA验证。本文采用从上至下的设计方法，分模块对图像缩放引擎进行前端设计。图像缩放引擎设计需要选取合适的缩放算法和相应的电路结构。其中，缩放算法的选择是缩放引擎设计关键的部分，需要在输出图像质量和电路复杂程度之间作权衡。本文研究了传统插值算法（最近临域、线性插值、拉格朗日三次插值、卷积立方插值）和小波插值、Ferguson曲面插值，并对以上插值算法的图像质量进行客观和主观评价，分析了它们硬件电路实现的复杂程度。以简化硬件电路和提高输出图像质量为原则，提出水平缩放采用四点三次卷积（Cubic）插值算法，垂直缩放采用简化的线性（Linear）插值算法（简称CL算法）。硬件设计采用了水平缩放和垂直缩放独立处理的架构：水平缩放采用顺序型滤波器，垂直缩放采用以减法器代替乘法器、以累加器代替查表电路和ROM存储器的方法来减少缓存和乘法器数量，降低了芯片成本。　　 该设计理论上可以实现0．5-5倍的缩放比，且FPGA硬件验证表明：VESA标准——VGA（640×480）SVGA（800×600）XGA（1024×768）SXGA（1280×1024）模式下能够实现分辨率转换。FPGA工作时钟频率能达到110MHz。缩放模块综合仿真平台为QuartusⅡ7．2和Modelsim6．0；FPGA硬件验证平台为Altera cycloneⅡ FPGA芯片（型号为EP2C35F672C8）。缩放引擎通过Matlab+Altera+Modelsim时序仿真平台联合验证，并采用FPGA硬件实现，满足预期设计要求，对不同分辨率的输入图像，都可以在液晶显示屏上得到实时、清晰的显示图像。