随着超大规模集成(VLSI)技术的迅猛发展,集成电路(IC)芯片中晶体管的数目指数倍增加。然而,受到微电子技术、材料的物理极限和资金的限制,进一步减小芯片特征尺寸遇到越来越多的挑战。1971年,华裔科学家蔡少棠推断在电阻、电容和电感器之外,还有一种元件,称之为忆阻器,代表着电荷与磁通量之间的关系。2008年,HP实验室的学者在研究二氧化钛阻性器件时,首次将阻性存储器(RRAM)单元与忆阻器联系起来。忆阻器具有面积小,功耗低,集成度高等优点,它的实现为续写摩尔定律带来了希望,同时也有望给消费电子领域带来重大革新。忆阻器主要应用在忆阻器交叉点阵列结构中,该阵列由两层相互垂直交叉的金属纳米线和交叉点上的器件组成,根据交叉点器件的不同主要分为一个忆阻器(1R)和一个晶体管一个忆阻器(1T1R)交义点阵列结构。除此以外,还有一种类似于1R的CMOS/纳米线/分子(CMOL)结构。忆阻器交叉点阵列结构主要应用于RRAM、神经网络和逻辑电路设计等方面,具有广阔的应用前景。如今忆阻器的制作工艺尚不成熟,随着将来忆阻器交叉点阵列相关电路的量产化,其可靠性的研究将是研究重点问题之一。目前其测试方面的研究还十分有限,只有几个研究组有相关工作,且多集中在缺陷分析和故障建模,没有充分利用结构信息,测试算法的性能有待提高。如何在保持高故障覆盖率的同时,降低测试时间,以提高测试效率,是本文拟重点解决的问题。本文将从忆阻器模型入手,通过借鉴传统存储器测试方法,针对不同交叉点阵列结构的特点,提出相应的忆阻器交叉点阵列测试方法。本文的工作主要包括:(1)针对1R交叉点阵列中忆阻器制造工艺不成熟导致的故障以及纳米线间桥接缺陷导致的耦合故障,提出了一种基于逻辑运算的可测试性设计(DFT)结构。在该结构中,通过在阵列中加入一行忆阻器,将忆阻器辅助逻辑(MAGIC)或非门嵌入到阵列中,以同时检测阵列中所有单元是否全为逻辑0。本文还为该DFT结构设计了相应的类March测试算法。与前人工作相比较,测试时间降低了一个数量级。为了进一步降低测试时间,在该结构中使用与非门来读出输入忆阻器是否全部为逻辑1。通过分析,当与非门的输入数目过多时,无故障(全1)和有故障(非全1)时的输出电压区分度变小,以致于失效。因此该方法需要根据电路的读写精度,恰当设定与非门的输入个数,以在保证测试效果的前提下最大程度地降低测试时间。(2)针对1TIR交叉点阵列结构,提出了 March C*-1TIR测试算法。通过分析通过/失败故障字典,该算法能够检测全部已知的故障模型,包括固定故障、耦合故障和地址解码器故障等传统的存储器故障模型以及深0故障、深1故障、慢写故障和读1干扰故障等忆阻器工艺不成熟导致的故障模型,以达到完全故障覆盖率。前人工作中尚未有检测全部模型化故障的方法,由于故障覆盖率对于一个测试算法来说非常重要,本文提出的测试方法十分有效。(3)在保持1TIR交叉点阵列测试完全故障覆盖率的同时,为了进一步降低测试时间,提出了基于逻辑运算的DFT结构和相应的并行测试算法。与第一部分研究工作类似,在阵列中添加一行忆阻器,以嵌入MAGIC或非门和与非门,降低测试阵列中忆阻器全0或全1的时间。(4)针对CMOL电路结构,通过对开路和桥接缺陷进行分析,得到CMOL电路结构中的故障模型。第一次针对CMOL电路结构,提出并行类March测试算法,即March-CMOL测试算法。March-CMOL测试算法是基于字进行,并且针对CMOL电路结构的特点,提出了分层测试的思路,通过CMOL电路结构的基本单元来检测CMOS层中的耦合故障,针对multicell内部的故障并行进行测试,测试时间有较大降低。