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信道是通信系统的重要组成部分,其特性对于通信系统的性能有很大影响。由于实际信道存在噪声和干扰的影响,使得经信道传输后所接收的码元与发送码元之间存在差异,一般称这种差异为差错。为了提高通信质量,保证通信的正确性和可靠性,在信号进入信道传输之前要进行信道编码,采用差错控制的方法来纠正这种差错。本文的目的就是讨论如何通过差错控制的方法来改善数字通信系统的传输质量,重点研究了一种信道编解码的算法和逻辑电路的实现方法,并利用FPGA进行硬件上的验证。所谓纠错码技术,是一种通过增加冗余信息来提高信息传输可靠性的有效方法。其中,卷积码是一种应用非常广泛的纠错码,因此,其对应的最佳译码方式Viterbi译码也一直是一个研究比较多的领域。在本课题中,分别对编码方式和解码方式进行了研究,其中重点和难点在于Viterbi解码算法的研究以及其逻辑实现。在逻辑设计中,使用了自顶向下的设计方法,正确实现了编码和解码的功能。首先,本论文介绍相关的数字通信背景;接着,提出纠错码的设计方案,介绍了(2,1,8)卷积码的编码算法以及相应的Viterbi译码算法,对传统的Viterbi译码算法的逻辑电路进行了讨论,完成了一个改进的译码器逻辑设计方案,介绍了FPGA设计的基本准则,并给出了时序仿真的比较结果;其次,介绍了系统各硬件模块的设计方案,并完成了硬件电路设计;最后,完成了基于FPGA的硬件平台上的系统测试。通过对卷积码编码和Viterbi解码算法的充分理解,本人使用Verilog HDL对算法进行了RTL描述,在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法。其中,编码器的最高工作频率达到275MHz,解码器的最高工作频率达到60MHz,输出码元速率可达118Kbps,延迟65个码元周期开始译码输出,能够纠正连续64个码元段内的6个错误。在硬件调试验证中,整个系统工作在30MHz的时钟频率下,通过了基于硬件平台的功能测试,能够正确实现预期的纠错功能。