随着数字信号处理技术的成熟和数字电路的飞速发展,模数转换器(ADC)作为自然界模拟信号向数字信号的转换接口电路,正在成为电路技术发展的关键和瓶颈,系统对ADC的性能要求也越来越高。虽然不同应用领域对ADC的性能要求不尽相同,但是高精度、高速度、低功耗、小面积和易于用CMOS工艺实现仍然是ADC电路发展的主要方向。　　在所有的ADC结构中,△∑ADC(增量-求和调制型ADC)结构因其较高的精度,较小的面积和对工艺偏差的不敏感等优点,成为高精度领域使用最广泛的结构。与传统的Nyquist结构的ADC相比,△∑ADC结构采用高于两倍信号带宽的采样频率,一方面将量化噪声展宽到更宽的频率范围内,另一方面通过环路滤波器对量化噪声进行高通整形,从而大大减少信号带宽内噪声的成分,达到较高的精度。一般情况下,12bit以上的ADC结构中,工艺的偏差和失配会成为Nyquist结构ADC精度受限的主要因素,因此通常采用对工艺偏差和失配不敏感的△∑ADC结构。　　由于△∑ADC通过过采样来实现牺牲速度换取精度的效果,因此高速△∑ADC是当前一个重要的发展方向。对于一定的过采样率来说,越大的信号带宽对应于越高的采样频率,这就要求△∑ADC内部各模块能够满足高速工作的需要,因此也就需要消耗较高的功耗。因此,对于△∑ADC的低功耗设计,尤其是信号带宽较大情况下如何缩减功耗,也是△∑ADC研究中的一个重要课题。连续域(Continuous-Time,简称CT)的△∑ADC以其在高速和低功耗方面的优势正在越来越多的被研究和采用。但同时,Excess Loop Delay的影响会严重恶化电路的精度指标。本文从行为级模型出发研究了各种非理想因素对△∑ADC精度的影响,并设计了一种连续域的△∑ADC结构,根据非理想因素影响的强弱在速度和功耗方面进行了优化。论文最终在SMIC65nm射频工艺下完成了一个13bits、2MHz带宽的CT△∑ADC的设计,并在功耗上进行了优化。