本论文设计了一种高性能伪随机数发生器。本设计作为SoC芯片加密系统的重要组成部分,能够为DES、AES等加密算法提供高性能的伪随机数密钥,从而保证SoC系统加密部分的可靠性。本论文采用纯数字方式生成种子。之后采用偏置纠正技术对种子进行处理,均衡随机序列中0和1出现的概率。最后,采用MD5(Message-Digest Algorithm 5)散列算法或可选的LFSR(Linear Feedback Shift Register)方式来增强序列的随机性。同时,伪随机数的生成速率可以通过配置偏置纠正模块的异或级数寄存器或者MD5模块的压缩比寄存器来实现。接口部分基于AHB协议编写,可以作为IP复用于基于ARM核的嵌入式系统中。本设计首先通过VERILOG HDL对系统进行硬件描述;其次,利用仿真工具VCS和调试工具VERDI进行系统的功能前仿真,FPGA模型进行功能后仿真;再次,通过国际标准测试集NIST(National Institute of Standards and Technology)和Diehard对生成的伪随机数进行性能评估;最后,通过DC进行系统综合,利用Formality进行形式验证。结果表明生成的伪随机数通过两个国际标准测试集的所有测试点,具备良好的随机性能。