随着电路规模、集成度、结构复杂度和工作频率不断攀升,半导体工艺进入深亚微米系统和纳米时代,复杂众核/多核芯片系统不断涌现,高速测试需要占用更大的测试带宽和更多的测试应用时间。如何能在不影响测试质量的前提下有效的压缩测试集,减少测试应用时间,有着十分重要的意义。本文主要针对测试集压缩问题,以编码压缩为主要研究内容,提出了三种效果显著编码压缩算法,它们能够有效地压缩测试数据,并且解码器结构简单易于实现,硬件开销较少。主要工作内容如下:(1)提出一种灵活游程编码方法,其编码算法简单实用。内部编码在单个向量段内编码2~n个兼容或反兼容子向量段。外部编码将多个兼容或反兼容向量段编码,打破了2~n游程编码的限制。解码器结构简洁且易于实现。基准电路验证实验结果表明灵活游程编码方法获得更高的压缩率和更短的测试应用时间。(2)提出基于采用多组时钟门控的全扫描测试混合编码压缩方法。由于在基于片上系统的扫描测试中,功耗过大和测试应用时间长是两个严重问题。大量扫描单元在扫描移位操作期间导致过度的切换活动。本方法结合了内部块合并和外部交替计数规则,并对相应的解码器进行了设计,其结构简洁易于实现。多组时钟门控的全扫描测试方案的应用进一步降低了内部组合逻辑的切换速率,并防止了由扫描单元的移位操作引起的累积转换。电路实验证明该方法效果良好,平均压缩率达72.57%。此外,基于时钟门控的全扫描测试方案有利于同步开销和扫描测试功率的减少。(3)提出了基于不匹配地址索引和合并组计数的自适应测试数据编码方案,应用于集成电路测试。为了实现高压缩率,该方案用于将兼容的,反兼容的和不匹配的模式压缩成短的码字。此外,在编码处理期间自适应地选择是否使用不匹配模式。为了正确解码不匹配模式,引入了不匹配地址索引方案。并且,相应的解码器设计结构简洁易于实现。在ISCAS基准电路上进行的验证实验证明该编码方法实现了高压缩率,低硬件开销和较少的测试应用时间。