论文部分内容阅读
在信道编码领域,LDPC (Low Density Parity Check, LDPC)码因其设计灵活、译码简单、容量近香农极限等优异性能获得了广泛的关注,已经被许多高速数据传输系统采用为前向纠错技术。论文以LDPC码的译码算法及译码器中校验节点的硬件结构为研究对象,主要研究内容如下：本文首先介绍了信道编码理论的基础知识,接着引出LDPC码,并介绍了LDPC码的表示方法、构造方法以及编码方法。其次,本文介绍了LDPC码的译码算法,并对译码算法进行了MATLAB仿真,分析算法纠错性能。在介绍译码算法的过程中,首先介绍了BP译码算法以及LLR-BP译码算法。由于上述算法的硬件实现复杂度比较高,本文还介绍了最小和(Min-Sum)译码算法。由于Min-Sum译码算法的纠错性能相比BP算法和LLR-BP算法有所下降,本文又介绍了Min-Sum译码算法的优化算法,并对优化算法的参数选取讲行了分析及仿真。本文将主要研究Min-Sum译码算法及其硬件实现。然后,根据Min-Sum译码算法及其优化算法,提出了校验节点处理单元的硬件优化方案。根据现有的TS (Tree Structure)方案提出了MTS (Modified TS)方案。MTS方案能够以更少的硬件消耗寻找最小值、次小值以及最小值的位置索引值。该方案能较大程度上降低Min-Sum译码算法在校验节点的硬件消耗,降低译码器的硬件复杂度。接下来,本文对归一化Min-Sum译码算法以及MTS方案进行了硬件设计。采用自顶向下的设计方法设计了LDPC译码器,详细的给出了其结构框图及译码功能模块的实现方式,并利用ISE14.3、 Matlab、Modelsim和Synplify Pro等软件对LDPC码译码器各个功能模块和顶层模块分别做了逻辑综合和时序仿真。本文的仿真平台为Nexys3Spartan-6FPGA开发板,其中芯片型号为XC6SLX16。最后,对本文的主要内容及所做的工作进行了总结,并对未来需要研究的工作进行了简要的介绍。