TIADC失配误差数字后校准算法研究及实现

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随着科学技术的不断进步和信息化时代的到来,人们对多媒体应用的需求促使现代通信系统朝着高速率、低功耗、大容量的方向发展。高性能的现代通信系统进而对模数转化器(ADC)提出了严苛的要求:在硬件开销尽可能低的情况下,同时具备更高的采样率和更高的采样精度。作为一种能够同时满足高速度和高精度的ADC实现方案,时分交替ADC(Time-interleaved ADC,TIADC)在近年来得到了越来越了广泛的关注。然而,TIADC由于模拟器件的易变性导致其本身存在多种固有的失配误差。这些失配误差使TIADC的有效位数和信噪比大幅降低,从而严重制约其整体性能,因此TIADC失配误差的校准技术一直也是该领域的研究热点之一。论文首先介绍了TIADC系统的基本工作原理、多种失配误差的产生机理,以及几种重要的失配误差(偏置失配误差、增益失配误差、时钟失配误差和带宽失配误差)对TIADC系统性能的交叉影响,并总结了已有的多种失配误差校准算法。其次,在前期工作的基础上对TIADC多种失配误差的综合数字后校准技术进行了进一步改进,改良出一种低硬件开销的校准算法和一种高精度的校准算法,以适用于不同场合。仿真结果表明低硬件开销算法中误差估计模块比高精度算法节省93%的加法器和90%的乘法器,误差校准模块比高精度算法节省45%的加法器和47%的乘法器。而高精度算法由于对非线性带宽失配误差进行了校准,系统SNR比低硬件开销算法提升了25.18dB,有效位数也提升了4.15bits。最后,针对实际工程项目需求,论文基于赛灵思XC6VSX475T型号的FPGA对上述低硬件开销校准算法进行了RTL级实现,并采用快速卷积算法对电路中的关键模块进行了进一步的硬件优化。结果表明,校准电路单通道能在300MHz时钟下稳定工作,单通道数据位宽12bits时四通道校准电路总吞吐率可以达到14.4Gbps。为进一步验证校准电路的有效性,设计并搭建了4通道400MHz的TIADC采样系统,该系统产生的实测数据经过校准后SNR提高50dB以上,有效位数提高5.5bits左右。
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