系统芯片SOC是当前国际VLSI的发展趋势和新世纪集成电路发展的主流。SOC不论在开发周期,还是在系统功能、性能方面,均具有无可比拟的优点。与此同时,随着SOC集成IP核数目的增多,功能越来越复杂,SOC的测试数据量、测试功耗也随之急剧增加,测试成本变得更加昂贵,进而也就为SOC的测试带来了更大的挑战。对此,本文围绕SOC内嵌数字芯核的测试数据压缩问题展开了研究,并针对不同的情况提出了不同的压缩/解压方案,来达到减少SOC测试数据量、缩短测试时间,并尽可能降低硬件开销和测试功耗的目的。本文的主要工作有: 详细论述SOC测试相关概念、SOC测试结构、SOC测试面临的挑战,重点介绍SOC测试数据压缩的两种主流研究方法。 分析近年来提出的各类编码方法,并在此基础上,提出了一种新的编码方案——共前缀连续长度码CPRL,基于该编码的数据压缩方法有效地压缩了测试数据存储量和减少了测试应用时间。压缩时,先对测试向量集进行差分运算,然后采用CPRL码编码差分向量序列。它的解压体系结构由一个解码器和循环扫描寄存器CSR组成。针对ISCAS-89基准电路硬故障集的实验结果表明,所建议方案的压缩效果优于混合码,是一种高效的压缩方法。 介绍LFSR的基本原理和移相器的相关理论,接着重新设计和实现了基于字的部分重播种方法,用实种子和空种子共同编码以字为单位的测试数据,重点阐述移相器的实现和求解线性方程的过程,随后给出解压结构示意图,最后对ISCAS-89基准电路Mintest测试集进行实验,结果表明编码效果超过FDR码,为SOC测试数据压缩提供了一种有效的解决方案。