硅通孔(Through silicon via,TSV)互连技术是实现三维(3D)电子封装的核心技术。它具有封装体积小、互连距离短和信号延迟小等优良性能,使3D电子封装技术不断向微型化,高性能化发展成为可能,并与水平互连的再分布层(Redistribution layer,RDL)一起构成三维互连。3D电子封装中微纳芯片的优化设计,封装系统的可靠性预测等关键技术问题日益受到关注。其中,微纳尺度材料的杨氏模量、屈服强度、断裂强度等力学特性对封装体的功能和可靠性设计尤为重要。然而,微纳尺度下材料的力学参数大多与宏观体系有着显著的差异,不仅对尺度效应极具敏感性,而且与制造工艺息息相关。如果再以传统力学参数为基础指导微纳芯片和封装互连的设计、制造与使用,往往南辕北辙。基础数据不精确是制约芯片设计、互连结构设计、制造工艺优化和失效分析的关键之一,但目前对TSV铜互连材料表征的研究较少。因此,研究并表征微尺度硅通孔铜互连材料力学性能,把握硅通孔铜互连材料的基础力学参数及其制备工艺的影响规律具有十分重要的意义。针对以上需求,本文提出了测试TSV铜柱力学性能的微压缩法及RDL铜互连线(二者同为甲基磺酸铜体系沉积所得)的单轴微拉伸方法,研究建立了适合微压缩与单轴微拉伸的测试试样模型。微压缩实验实现了对TSV铜柱屈服强度的测量,并应用纳米压痕法提取到铜柱的杨氏模量。单轴微拉伸完成了对RDL铜互连线的杨氏模量、屈服强度和断裂强度测量。探讨了试样尺寸以及电流密度、热处理温度等工艺条件对力学参数的影响规律。本文的主要研究内容如下:首先建立适用于原位TSV铜柱的微压缩测试方法。1)通过仿真分析确定了适于微压缩实验的初始条件,排除TSV铜柱的长径比(λ)和压头倾角过大造成测试结果失真的影响。仿真结果显示在试样长径比为150μm:50μm(λ=3:1)、试样与压头间摩擦、压头倾角小于5?时理论上不会发生屈曲现象,不会影响测试结果真实性。长径比大于3:1时会增大屈曲发生概率,因此引入可视系统以剔除发生屈曲的试样。2)搭建微压缩实验平台,分析不同工艺条件对TSV铜柱屈服强度的影响。电流密度增大使TSV铜柱晶粒尺寸减小,晶粒取向转变,各CSL晶界比例变化和碳元素含量增大。电流密度的增大对增大材料的屈服强度的贡献有限,在电流密度为3mA/cm~2时达到最大值175.1MPa。热处理将增大晶粒尺寸,继而降低晶界密度而导致屈服强度下降,由175.1MPa@25?C下降到148.3MPa@400?C;随着长径比的增大,TSV铜柱试样的屈服强度逐渐增高,在120μm:20μm(λ=6:1)时达到最高值(208.0MPa),同时应力-应变曲线出现应变跳跃现象。其次通过纳米压痕测试技术获得了TSV铜柱的杨氏模量与硬度值。1)实验结果表明,不同电流密度下的TSV铜柱的杨氏模量变化趋势与屈服强度变化趋势基本相同。杨氏模量的大小与晶粒取向和晶界密度关系较大,晶粒取向从(100)转向(111)与晶界密度升高都会增大杨氏模量数值。相同电流密度TSV铜柱各区域(顶部、中部和底部)的杨氏模量大致相同(101.2~128.9GPa)。平均硬度值分别为2.4GPa@1mA/cm~2,2.6GPa@3mA/cm~2,2.7GPa@6mA/cm~2和2.4GPa@9mA/cm~2。2)在变电流密度电沉积试样中,低电流与高电流区域的杨氏模量分别为133.9和141.6GPa。由于低电流密度区Σ3晶界数量多使得该区域硬度值(2.7GPa)高于高电流密度区(2.2GPa)。热处理消除了高、低电流密度区域的微观结构差异,使得两个区域的力学性能大致相同,杨氏模量约为109.9GPa,硬度约为1.7GPa。最后通过动态力学分析(DMA)单轴微拉伸试验获取RDL铜互连线的屈服强度和杨氏模量。为了降低试样结构对试验结果的影响,利用有限元仿真软件对微拉伸试样形状的选择,及其长度,曲率半径和厚度的优化。电流密度从5mA/cm~2增大到15mA/cm~2,在10mA/cm~2时,RDL铜互连线屈服强度达到最高值(347.3MPa);电流密度增大导致试样的优势晶面从(111)转变为(220),试样优势晶面和积分比的变化致使杨氏模量降低,从110.2MPa下降到96.6MPa。电流密度增大会使试样中出现针孔缺陷致使力学性能下降;热处理降低材料中残余应力与存储能的同时也使材料力学性能降低,经过400?C热处理,RDL铜互连线屈服强度由室温的347.3MPa下降为228.4MPa,RDL铜互连线的优势晶面从(220)转变为(311),杨氏模量在95.7GPa与77.8GPa之间浮动。