随着微电子、计算机、网络和通信技术的迅猛发展，数字视频压缩技术受到了广泛的重视，成为信息技术领域的研究热点之一。H.264是ITU-T Video Coding Experts Group(VCEG)与ISO／IEC Moving Picture Experts Group(MPEG)共同组成的Joint Video Team(JVT)所制定的最新一代视频编码国际标准，代表了未来多媒体数据压缩编码技术的发展趋势。H.264标准采用一系列先进的编码技术，包括更精确的帧内预测、多参考帧和1／4像素精度的运动估计、4×4块的整数变换、去块效应滤波器和基于上下文的算术编码等，编码效率比H.263和MPEG-4提高近50％。但H.264的运算复杂度也大为增加，对硬件实现提出了挑战。FPGA既继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了ASIC设计周期长、投资大、灵活性差的缺点，在视频编解码系统开发中有着极大的应用空间。随着高性能视频编解码器的开发需求越来越高，对基于FPGA的高性能视频开发及验证系统的需求也越来越大。本文对基于FPGA的视频开发平台进行了设计研究。平台采用大规模高速FPGA器件以满足高端视频编解码器的开发需要；采用大容量高速的外存储器资源以存储高分辨率的图像数据；设有高速数据通道以传输高带宽的码流；并设有多种视频输入输出接口以适应不同的开发需要。所以说开发平台有着广泛的应用领域。论文详细介绍了开发平台各个电路模块的设计，包括电源模块、视频输入／输出接口模块、外存储器接口模块、通信接口模块、FPGA配置模块等。本文在深入分析H.264编码原理的基础上，提出了基于FPGA的帧内预测编码系统方案。首先详细分析了H.264的17种帧内预测值求解算法，设计了一种并行结构的可配置帧内预测器。该处理单元可根据不同的预测模式为输入数据配置相应的运算模块及数据通路，并且为了达到实时处理视频图像的要求，采用4个并行处理的运算单元以提高处理能力。这种方案兼顾了处理速度和实现代价两方面考虑，硬件实现效率较高。论文设计了适用于H.264中4×4亮度块帧内预测模式选择算法的硬件构架。代价函数计算模块采用9个结构完全相同的并行处理单元，可计算出9种预测模式对应的绝对变换差和SATD值。其中哈达码变换使用行列分离的变换方法，通过采用蝶形算法，矩阵转置及流水线设计等手段充分提高了硬件的工作效率。使用Verilog HDL硬件描述语言设计并实现了帧内预测器和预测模式选择模块。利用Modlesim 6.1对设计进行了RTL级仿真验证，并在QuartusⅡ软件上进行了综合，最后给出了仿真及综合结果。