随着器件尺寸的缩小,非易失性存储器和其他半导体器件一样,面临着可靠性的问题。由于EEPROM器件经常工作在高电场应力之下,与之密切相关的对栅氧化层的质量以及应力引起的退化的研究,成为其发展过程中最为重要的课题之一。论文首先讨论了EEPROM的可靠性问题及其机制,主要针对EEPROM保持特性进行了研究。在温度加速应力实验中,通过理论推导和实验验证的方法得出了保持特性的温度模型,发现单元阈值电压漂移随应力时间呈现两段式退化。在电应力加速实验中,根据理论在FN隧穿机制下推导了模型,阈值漂移同应力电压存在着一一对应关系,并且在双对数坐标下阈值电压退化量与时间呈线性关系,阈值电压退化的斜率随着外加电压的增加而增大。论文主要研究了与EEPROM数据泄漏的机制密切相关的栅氧化层的退化问题。在对NMOSFET超薄栅氧化层的SILC问题研究中进行了斜坡电压和恒定应力条件下的实验。在斜坡电压实验中,发现不同栅氧厚度(Tox=1.4nm、4nm、7nm)的器件在V-Ramp下测得的栅电流的变化现象不同,分析其现象是由于在不同栅氧化层厚度下,SILC电流产生的机制不同,并且发现高温会加剧氧化层的击穿。在恒定栅电压应力实验中,对栅氧厚度为Tox=4nm和Tox=1.4nm的器件施加负栅压应力的实验结果发现其阈值电压漂移随应力时间的变化不同,出现此差异是由于随着栅氧化层厚度不同,氧化层陷阱电荷和界面陷阱对器件参数的影响的主导作用不同。对于Tox=4nm器件阈值电压漂移出现转向(turnaround)的现象,在应力初期氧化层中正电荷的俘获占主导地位使得阈值漂移出现负向漂移,此后随应力时间增加氧化层中负电荷俘获的影响开始逐渐显著从而使阈值漂移发生转向;对于Tox=1.4nm的器件无论施加的栅电压应力方向如何,阈值电压的漂移均为正向,并且随着应力时间增加而增大,这是由于当栅氧化层厚度降低,界面陷阱的效应相比陷阱电荷对器件的影响更为显著,从而导致阈值电压随时间正向漂移,并且与应力时间符合指数的规律。为研究GIDL效应对器件的影响,进行了对Tox=1.4nm和4nm的NMOSFET器件施加GIDL应力的实验,发现GIDL应力后器件的GIDL隧穿电流IGIDL都随着应力时间增大而减小,说明在GIDL应力情形下空穴都注入到了栅中。而阈值电压的变化情况,对于Tox=1.4nm的器件,阈值电压随着应力时间的增加而逐渐变大;对于Tox=4nm的器件,阈值电压则是随着应力时间先减小而后增加。分析此变化现象不同的原因,是由于交叠区界面附近的空穴以及界面陷阱对于阈值电压的影响的不同。