面向硬件设计的路径规划算法

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导航算法中的路径规划算法一直都是自动导航研究中需要被解决和优化的核心内容之一。随着现代工业技术和互联网的快速发展,人们对于路径规划搜索的性能要求越来越高,如实时性,高效性以及准确性等。现今,许多在CPU或者GPU上实现的算法并不能很好的满足人们对该算法性能的要求,因此越来越多的算法被综合成硬件,以提高算法的性能。将算法综合成硬件可解决在工控机上实现路径规划算法的高效性不足的问题。目前FPGA(Field Programmable Gate Array)具有可移植性强,对计算资源能够进行重复配置,内部逻辑可以根据用户需求而被改变等特性。很多应用于嵌入式的导航算法适合通过FPGA平台进行开发,实现硬件的综合,进而达到加速算法的目的。直接使用Verilog,VHDL等硬件语言进行开发与综合,则会面临开发周期长,对结果进行调试困难等问题。在对综合后的硬件结果性能要求较为宽松,对可能存在的风险较为不敏感的情况下,使用高层次综合(High Level Synthesis,HLS)进行硬件开发,可以在很大程度上缩短工程的开发周期,节省大量人力,同时能够得到不错的硬件结果,极大的提高了生产效率。本文使用Mentor公司的CATAPULT高层次综合(High Level Synthesis,HLS)软件,在工程中设计并优化路径规划算法的实现,使得改进后的算法能够被软件成功综合,得到相应的参数是理想的,并且生成相应的RTL硬件语言,这个硬件语言能够被应用到FPGA平台上,并且准确的在给定的地图中找到一条合理的路径。论文的主要工作和实验归纳如下:(1)基于C/C++实现A*算法,改进相应的程序,使其符合Catapult软件的书写风格,完成硬件综合的仿真。(2)改进算法中的数据结构和算法的实现方式,完成硬件综合的仿真,得到更好的硬件结果。本文最终的硬件结果显示,占有的硬件资源较少,综合后的延时较小,符合我们对综合后的硬件的性能要求,实现硬件加速。
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