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IC集成电路技术发展迅猛,促使电路中晶体管尺寸不断缩小,电路的频率和集成度随之提升。电路频率提升必然导致时序收敛的困难加剧,同样的,高的集成度带来了高的功耗密度,功耗问题也变得愈加突出。触发器作为IC电路中的最基本的时序单元,芯片时钟频率很大程度上取决于触发器的速度,并且触发器的功耗可以占到整个芯片的30%-50%。因此设计时序和功耗综合性能较好的高能量效率的触发器变得愈发重要。本文在40纳米工艺下,采用CMOS结构,进行高能效触发器的设计技术研究,以帮助FT-MX芯片中的关键部件实现时序收敛和降低功耗。主要工作及创新包括下几个方面:1)对传统的传输门型主从触发器的结构和性能进行分析,并在WC(0.81V,125℃)工艺角下,将它作为高能效触发器设计的对比对象。然后,针对传统触发器速度慢的问题,提出一种新型高速的脉冲型触发器,它具有负的建立时间,在时序性能上改善了48.9%。接着,为了降低功耗,提出两种具有低功耗性能的高能效触发器。其中,单相时钟触发器相对传统触发器改进了保持电路结构,在数据翻转剧烈的情况下具有较好的功耗表现,其功耗延时积EDP改善了27.8%。另一种为带有伪单相时钟结构的触发器,该触发器采用了伪单相时钟结构和新型保持电路结构,相对传统主从触发器,其EDP改善了29.2%。2)为了应对实际工程需要,本文对提出的三种高能效触发器进行可测性设计,给它们加入扫描结构,并且在此基础上设计了三个带异步复位功能和一个带同步复位功能的高能效触发器。3)将设计的高能效触发器应用到FT-MX芯片的物理设计中去,替换掉传统主从触发器,帮助改善芯片中某些部件的性能和功耗。本文将脉冲型触发器使用在DMA模块的时序关键路径上,帮助其达到了时序收敛的目标。然后将两种低功耗触发器使用在FFT加速器中,使得其功耗分别降低了24%和28.1%,并且密度和面积也有所改善。此外,本文设计出一种脉冲型的16位触发器,将它用在寄存器文件的旁路阵列中,帮助寄存器文件实现时序收敛,达到频率1GHZ的目标。