【摘 要】
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随着摩尔定律指引的集成电路行业的不断发展,近年来集成电路的特征尺寸不断缩小,但当器件的特征尺寸迈入10nm以内的工艺节点后,Fin FET出现了严重的短沟道效应,芯片性能和面积的矛盾也日益突出,为了解决芯片在10nm下的特性退化,基于垂直堆叠纳米片结构的纳米片器件（Nanosheet FET）引起了业内的广泛关注。Nanosheet器件由于其独有的环栅（Gate All Around,GAA）结构
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随着摩尔定律指引的集成电路行业的不断发展,近年来集成电路的特征尺寸不断缩小,但当器件的特征尺寸迈入10nm以内的工艺节点后,Fin FET出现了严重的短沟道效应,芯片性能和面积的矛盾也日益突出,为了解决芯片在10nm下的特性退化,基于垂直堆叠纳米片结构的纳米片器件（Nanosheet FET）引起了业内的广泛关注。Nanosheet器件由于其独有的环栅（Gate All Around,GAA）结构,工作时的亚阈值摆幅能够接近MOS器件的极限60m V/dec,由于良好的栅控特性,Nanosheet器件已将集成电路正式推入5nm技术节点,在业内展望3nm以下技术节点时,基于垂直堆叠纳米片结构的互补场效应晶体管（Complementary Filed-Effect Transistor,CFET）备受关注。互补场效应晶体管不仅因为其同时将NFET与PFET器件集成在单个器件上减少了Nanosheet反相器单元50%的面积,同时也减少了Nanosheet器件由于互连造成的寄生问题,基于垂直堆叠纳米片结构的器件可能是深纳米技术节点下的“终极器件”,目前国内外针对基于垂直堆叠纳米片器件的Nanosheet器件及CFET的研究较少,基于垂直堆叠纳米片工艺对器件特性的影响机制尚不明确,器件的仿真及优化往往要综合考虑工艺与器件参数对器件特性产生的影响,所以展开对基于垂直堆叠纳米片器件的特性研究时,应当采用设计工艺协同优化（Design Technology co-optimization,DTCO）的理念。基于上述研究背景,本文首先通过分析当下成熟的垂直堆叠纳米片工艺,探究工艺中引入的寄生效应对器件特性造成的影响,在研究了垂直堆叠纳米片器件反相器电学特性匹配的问题后,比较了CFET反相器与Nanosheet反相器单元的特性,同时在此基础上,探究了工艺波动对Nanosheet反相器单元与CFET反相器性能造成的影响。本文开展的主要工作有:（1）通过使用计算机辅助设计（Technology Computer Aided Design,TCAD）,研究了垂直堆叠纳米片器件工艺中引入的寄生沟道对器件电学特性的影响,通过控制寄生沟道的高度,探究了不同寄生沟道高度下的器件电学特性差异,观察到了寄生沟道高度与器件性能的制衡,同时提出了对器件的衬底施加一个0.3V的负偏压即可有效优化寄生沟道的引入带来的器件性能上的恶化。（2）为了研究基于垂直堆叠纳米片器件的反相器特性,从单管性能出发,通过仿真探究了Nanosheet在当下工艺中的可变参数对器件产生的影响,比如:调整Nanosheet器件的栅极金属功函数可以有效改变器件的阈值电压;通过改变器件的沟道宽度可以有效的增加器件的开态电流并增加器件的跨导;通过增加器件的沟道区掺杂浓度可以降低器件的关态电流,为后续垂直堆叠纳米片器件反相器单元的电学特性匹配提供了理论支持。（3）利用对单管特性的探究结果进行了垂直堆叠纳米片器件的反相器电学特性匹配,改善了垂直堆叠纳米片器件特性不对称的问题。反相器特性方面,Nanosheet反相器单元由于灵活的尺寸变化相较CFET反相器可以获得更优异的稳态特性,而CFET反相器由于较低的寄生效应可以降低器件的过冲电压与传播延迟。最后预测了工艺中引入的寄生沟道对垂直堆叠纳米片反相器单元的特性影响,仿真结果表明,考虑工艺中的寄生沟道效应,CFET相较于Nanosheet器件受到的影响更少,可以展现出更为优异的性能。
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