高速高精度的流水线型模数转换器(Pipeline ADC)广泛应用于通信、军工、医疗等领域,而采样保持电路(Sample and Hold Circuit, S/H)是Pipeline ADC中最重要的组成部分之一,它决定了整个ADC的性能,因此,设计高速高精度的Pipeline ADC中的采样保持电路对于ADC的研究和设计具有重大的意义。论文设计了一种应用于14bit25OMS/s流水线型ADC的采样保持电路。论文介绍了近几年ADC的发展现状和研究热点；详细分析了Pipeline ADC和适用于本论文设计要求的时间交织型ADC的工作原理,以及时间交织系统可能引入的几种误差,如失调不匹配、转换增益不匹配、采样时刻偏差等；设计了一种采用增益自举技术的折叠共源共栅运算放大器；完成了高性能的传输门(CMOS)开关和自举(Bootstrap)开关的设计；根据噪声、功耗以及版图面积综合计算了采样电容的值：改进了一种通道间运算放大器共享技术,减少了运算放大器的个数以降低功耗：设计了一种应用于时间交织型模数转换器中的二分频电路,起到对准时钟相位的作用。整体电路只用到一个运算放大器,由两个通道在不同相位切换使用,每个通道上采用相同结构,均为电容翻转式的采样保持电路结构,降低了对运算放大器的性能要求,降低了功耗。基于SMIC 0.18μm 1P6M工艺设计了版图。后仿真结果表明,在输入正弦信号频率为10.7421875MHz,采样频率为250MS/s时,采样保持电路的SNDR为76.71dB, SFDR为89.47dB,ENOB达到12.45bit,均达到了设计指标要求。