自适应滤波器广泛应用于通信领域的自动均衡、回波消除、天线阵波束形成,以及其他有关领域信号处理的参数识别、噪声消除、谱估计等方面。随着集成电路设计技术的不断发展,实时性和能量消耗已经成为信号处理中最重要的技术指标。因此针对自适应滤波算法的研究及其VLSI实现成为近年的研究热点之一。自适应滤波器在实际应用中需要解决以下问题:软件实现复杂的自适应滤波算法实时性差;自适应滤波算法的收敛特性和计算复杂度不能同时兼顾;采用浮点运算单元的自适应滤波器的硬件电路的面积和功耗偏大。针对上述问题,本文进行了易于VLSI实现的自适应滤波算法的理论分析以及满足不同应用需求的三种自适应滤波器硬件电路设计的关键技术研究。首先,深入研究了DLMS算法和PIPLMS算法,分别设计了基于这两种算法的自适应滤波器脉动阵列结构。由于脉动阵列结构的流水线化会额外引入自适应延迟,导致滤波算法的收敛特性下降。针对这一问题,提出了一种新的含有修正因子的结构,结构中的修正因子采用含有梳状滤波器的电路结构,这样可以大大地减少计算复杂度,比常规算法对应结构减少了一半。相比于基于DLMS算法传统的滤波器结构,本文提出的电路结构在延时方面有了8%的改善。正是因为结构的优势,使得设计的自适应滤波器更适合于高处理速度、收敛特性好的应用场景。其次,对符号类自适应滤波算法相关理论进行了探讨。出于降低计算复杂度作为基本目标,提出了一种延时优化的自适应滤波器的VLSI结构。该自适应滤波器是基于改进的符号误差LMS算法(MSLMS)设计的,新提出的自适应滤波算法具有三级量化策略,并且新的量化函数包含一个门限阈值参数,用于控制误差截断范围。该自适应滤波器不仅具有少于传统结构一半的计算量这一特点以外,而且它的算法收敛特性在选择合适的门限阈值后几乎接近于DLMS自适应滤波器。在改进的符号误差LMS自适应滤波器VLSI实现的过程中,用到了细粒度的点积运算单元以及多操作数加法运算单元。通过ASIC综合结果可以得出:本文设计的滤波器相比目前最流行的结构在功耗和面积延时乘积(ADP)上分别减少了31%和53%。最后,基于提高数据处理能力以及降低电路功耗,深入研究了2并行延时的BLMS算法(2PDBLMS),并且给出了一个2并行的延时优化的自适应滤波器的VLSI硬件结构。设计的FIR滤波器是基于快速FIR算法(FFA),这样一来滤波器模块可以节省电路的面积。提出的2并行自适应滤波器的吞吐量不仅是传统单通道自适应滤波器的2倍,而且其算法收敛特性优于SLMS算法,同时还扩大了收敛因子的取值范围。设计的2并行自适应滤波器采用细粒度的点积运算单元、定点融合乘加单元以及多操作数加法运算单元,不仅能够减小自适应滤波器的关键路径的延时,还能减少电路的面积。借助这些运算单元,在延时优化的过程中可以更好地平衡各个路径的延时,可以做到有的放矢地插入寄存器。通过ASIC综合结果可以得出:本文设计的滤波器相比目前最流行的结构在功耗和面积延时乘积(ADP)上分别减少了25%和24%。本文的理论研究及细粒度运算单元的硬件结构对于提高自适应滤波器的吞吐量和收敛特性具有重要的指导意义;基于NLMS算法设计的VLSI硬件宏观结构用到了除法和平方运算单元,为后续采用浮点数操作奠定了基础;设计完成的三种自适应滤波器硬件电路可以针对不同的应用场景,具有重要的应用价值和广阔的应用前景。