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逐次逼近型SAR ADC(successive approximation A/D converter)具有结构简单、节省功耗的特点,因此随着工艺尺寸的减小,SAR ADC相对于其他ADC架构(例如pipelined ADC)逐渐显示出两大优势:(1)组成SAR ADC大部分电路为数字电路,在深亚微米及纳米级工艺下,数字电路可以达到更快的速度。(2)SAR ADC不需要一个高增益高带宽的运放来获取足够的线性度。一个高性能的运放不仅要占用较大的功耗,同时还要受到短沟道效应和电源电压的限制。这些SAR ADC的优势使其在低压低功耗应用领域逐渐受到设计者的青睐。本文基于40nm CMOS工艺,对逐次逼近型SAR ADC的系统架构和关键单元电路进行了深入的研究和分析,并设计了一个12位1MS/s的SAR ADC。首先,为了获得较优的系统架构,本文首先分析了DAC中影响系统性能的一些因素,主要包括电容失配,分段结构,寄生电容等。根据分析和推导结果,选取了全差分tri-level结构为DAC的基本架构。根据工艺厂商提供的单位电容值和失配的关系对DAC进行了MATLAB建模,选取了合适的单位电容值和分段结构,以保证在满足精度要求的前提下,尽量减小采样电容的值和功耗。然后着重研究了栅压自举开关、动态比较器和时序控制电路。由于本文的设计目标为12位的ADC,用传统的latch作比较器难以达到想要的精度。因为动态比较器与传统的静态比较器相比,不需要偏置电路,没有静态功耗,因此比较器选用了一个两级的动态比较器,第一级为动态预放大,第二级为latch。着重分析了影响动态比较器噪声的主要因素,并分析了减小动态比较器噪声的方法。最后,分析了深亚微米及纳米工艺下的STI效应和WEP效应,并介绍了在电路和版图中解决STI效应和WEP效应的方法。基于40nm CMOS工艺完成了各个关键单元电路以及整体SAR ADC版图的实现,并对整个12位1MS/s SAR ADC进行了后仿验证。后仿结果表明:在采样频率为1MHz,输入信号频率为456KHz的条件下,ADC的信号噪声失真比(SNDR)为73.77dB,无杂散动态范围(SFDR)为81.99dB,有效位数(ENOB)为11.96位。另外,所设计的ADC的功耗为0.67mW,版图面积为0.169mm2。