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同步数字序列(SynchronousDigitalHierarchy，简称SDH)具有各种统一的光电接口，传输速率高，容量大，兼容性好，具有各类指针，便于上插下分复用，已成为通信网中的基础设施。
首先，设计了SDH中E3信号复用/解复用系统，包括HDB3编/译码模块，时钟处理模块，伪随机序列产生模块，输出控制模块，码速调整模块，映射/解映射模块，定位/解定位模块，复用/解复用模块。在QuartusⅡ9.0中进行了仿真、综合、布局布线、时序仿真，直至各部分功能分别实现，并在Altera公司的Cyclone第四代产品EP4CE115F29C7N上验证了其正确性。
其次，设计了基于E3速率等级的误码测试仪(E3-BER)，由伪随机码产生模块、两路信号比较模块、计数模块和显示模块四部分构成。伪随机码模块由FPGA设置移位寄存器产生M序列8位伪随机信号，比较模块将标准伪随机信号和送入待测设备后的信号进行比较，由计数器记录误码个数，送入显示模块显示。
最后，将设计的SDHE3信号复用/解复用系统及其各模块分别下载入FPGA，通过SDH分析仪(ANT-5)和自行设计的误码仪(E3-BER)对整个系统和各个模块的传输质量做出评定。测量周期均为一周，测试结果验证了设计的正确性。
完成了整个E3信号在SDH传输网络中的设计，使用了FPGA内部丰富的资源，减少了开发的周期，为后续复接更高等级速率的信号打下基础。