随着集成电路技术的飞速发展,光纤电视、家庭影院、超带宽无线通信和高性能示波器等先进应用逐渐问世,应用的背后都离不开衔接模拟世界和数字世界的重要桥梁--模数转换器（ADC）,并且新的应用对ADC速度和性能要求也越来越高。时间交织ADC（TIADC）可以在保持单片精度的同时,通过增加通道数来线性提高数据采集系统采样率,然而,实际中通道间存在的失调失配、增益失配和采样时间失配严重制约了整体采样系统的性能。因此,针对TIADC通道间失配的校准技术研究一直成为高性能ADC领域内的一大热点。本文对多通道TIADC系统的基本原理、通道间失配来源及对系统性能影响和现有失配校准技术进行了深入研究。提出了一种针对通道间失调、增益和采样时间失配问题的数字后台联合校准方案。首先,基于统计特性采用LMS迭代的自适应校准算法对失调和增益失配进行校准。其次,利用信号自相关和平均能量特性对采样时间失配进行估计;然后,将提取的采样时间失配估计值作为分数延迟滤波器的输入来进行失配补偿,这里本文提出两种基于分数延迟滤波器的采样时间失配补偿方法:一种为基于改进的内插重构分数延迟滤波器,其优势在于能以较低硬件开销实现失配补偿;另一种为基于改进的Farrow结构分数延迟滤波器,其优势在于权系数计算简单,可通过调整阶数来补偿不同精度的TIADC系统失配。最后,校准算法实现了对TIADC系统通道间失配的校准,有效地改善了TIADC系统性能。本文提出的校准算法适用于任意通道数目的TIADC系统通道间失配校准,首先,对多通道TIADC系统进行Matlab平台的行为级仿真,输入信号频率为0.41)时,经校准后TIADC系统SNDR和SFDR分别从34.0dB和39.4dB提高到48.8dB和68.6dB,TIADC系统整体动态性能得到显著提升。然后,对校准算法的关键数据通路进行RTL级功能仿真,校准后TIADC系统的SNDR和SFDR分别达到47.5dB和58.7dB。最后,把校准算法应用在四通道8-bit 1GS/s的TIADC系统上分别进行FPGA原型验证和ASIC实现,FPGA验证结果显示在输入信号频率为400MHz时,校准后TIADC系统SNDR和SFDR分别达到46.4dB和56.6dB,校准算法正确有效;同时基于TSMC 130nm工艺对校准算法进行ASIC物理设计并且最终生成数字版图。