随着国际互联网络的快速发展和信息技术的广泛应用,串行通信接口SerDes技术日益成为高速接口技术的主流。分接器作为SerDes接收系统中的主要模块,完成时钟控制下高速串行信号转化为低速并行信号的功能。数据信号的抖动和逻辑正确性直接影响到接收系统的可靠性。分接器树形结构以其低功耗、低抖动、易于设计的特性,成为分接器设计的首选。本论文采用TSMC 65nm LP CMOS工艺,在20GHz时钟的控制下,将40Gbps高速串行信号转换为4路10Gbps低速并行信号。本论文中的40Gbps 1:4分接器在分接器的结构和锁存器的设计上均有所改进,进一步降低系统的功耗。传统的1：4分接器一般采用以1：2分接器为基本单元的两级树型分接器结构,而本文中的40Gbps1:4分接器采用多相位时钟结构,减少一个1：2分接器,增加两个锁存器用来重定时,从而大大降低了系统的功耗。锁存器是分接器的基本构成单元,针对高速锁存器,使用无尾电流源电流模(CML)锁存器,针对低速锁存器,使用动态负载的无尾电流源电流模(CML)锁存器,完成CML电平到CMOS电平的转换,最后用CMOS动态锁存器对数据重定时使四路数据同步输出。三级锁存器分别采用不同的锁存器方案,大大降低系统功耗,这也是本设计的主要创新点。后仿真结果表明,本论文中的4OGbps 14分接器在所有工艺角下均能够正常工作。当输入40Gbps的数据、20GHz的时钟时,tt工艺角下,分接器总功耗为13mAx1.2V(包括缓冲),输出4路10Gbps并行数据,逻辑正确,眼图清晰。芯片版图面积为0.52mmx0.53mm。