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在信息技术不断发展以及“大数据”概念广泛应用的背景下,芯片与芯片之间的信息传输量越来越大。传统的并行接口受到芯片封装、信道串扰和板级互连等因素的制约,已经无法满足需求。高速串行接口逐渐代替传统的并行接口成为主流发展趋势。PCIe协议作为一种最热门的高速串行传输技术的协议规范,已经得到了广泛的认可,并且朝着更高的数据率发展。时钟数据恢复电路作为PCIe协议中描述的物理层中的核心电路,负责从接收机前端接收到的串行数据中恢复出时钟信号,并利用该恢复时钟重新定时接收到的串行数据,从而降低串行传输数据在信道传输过程中引入的抖动,提高通信质量。本文基于TSMC 40nm CMOS工艺,采用“自顶向下”的电路设计思想,设计了一款符合PCIe2.0协议规范的时钟数据恢复电路。本文的主要工作有：1.在对时钟数据恢复电路的工作原理分析以及几种常见的典型结构的对比基础上,对传统的相位差值型的时钟数据恢复电路提出改进,加入了频数可选的分频器以满足PCIe2.0协议规范描述的两种数据率(5Gbps和2.5Gbps)工作模式。2.对本文改进的时钟数据恢复电路结构进行相位域线性建模,然后利用Simulink仿真,选取合适的传递函级参数。3.基于TSMC 40nm CMOS工艺,设计符合PCIe2.0协议规范的时钟数据恢复电路。鉴相器选择的是半速率的二进制鉴相器,环路滤波器选用的是比例积分型的数字环路滤波器,数字到相位转换模块采用的是“四边形”近似的方法,其主要模块包括电流舵型数模转换器和四路正交开关跨导混频器。4.对相位差值电路进行详细的理论分析,在原有的开关跨导混频器基础上,设计一种四路正交开关跨导混频器,用于相位差值器。5.在TSMC 40nm CMOS工艺基础上,设计符合PCIe2.0协议规范的时钟数据恢复电路版图,并给出其后仿结果。本文设计的CDR电路的版图面积为199.4μm*97.1μm。后仿结果表明,在输入数据率为5Gbps的7阶伪随机序列的情况下,在TT工艺角下锁定时间为0.91μs,恢复数据的抖动峰峰值为14.88ps,功耗为11.24mW,;在输入数据率为2.5Gbps的7阶伪随机序列的情况下,在TT工艺角下锁定时间为1.53μs,恢复数据的抖动峰峰值为37.13ps,功耗为6.36 mW。满足设计要求。