随着IC设计行业竞争的激烈展开，Fab厂家的工艺研发不断升级，芯片特征尺寸从0．18μm不断缩小至目前的90nm甚至65nm。芯片特征尺寸不断减小，电源电压和晶体管的阈值电压也必然随之减小，这为电路的设计带来了一系列的问题。很多新的课题针对这些问题而随即展开。新的电路结构和新的电路技术也运用而生。目前电路技术的研究与开发都是为适应行业发展的大背景而产生的。本论文所研究的课题也不例外。本论文着眼于通用IC模块和逻辑模块的动态CMOS电路全定制设计。 动态CMOS逻辑电路由于其速度优势和精简的电路结构，广泛应用于速度关键路径的模块设计中，如CPU算术运算单元的多路选择器的设计。这种逻辑形式在具有很高操作速度的同时，存在一个致命的缺陷，即它的本征噪声免疫力很差!这个缺陷在特征尺寸不断减小的大背景下显得更加明显，已经成为制约动态CMOS逻辑电路应用的最大障碍。针对这个问题，国际上有很多公司，包括Intel和IBM都致力于高抗噪声能力的动态CMOS电路技术的研究，也提出了很多电路结构和技术，比如普通反馈电荷补偿器技术和条件反馈电荷补偿器技术。这些电路技术在一定程度上实现了噪声免疫力的提升，但是在大扇入应用时，这些技术由于存在电流竞争现象，在提升电路的抗噪声能力的同时引起电路延时和功耗的急剧增大，损失了性能。 为了消除电流竞争现象，解决大扇入时的亚阈值漏电，本文提出了一种全新的电路技术：窄脉冲驱动的动态CMOS逻辑电路。这种全新的电路技术已经申请了国家专利，关于它的部分成果也将发表于半导体学报上，更加深入研究和讨论的文章已经提交IEEElectronicsLetters审核。这种电路技术采用了两级多下拉分支的灵活结构，由一个输出级输出，在实现极强抗噪声能力的情况下大大地提升了电路的速度，使动态逻辑电路的速度优势得以保持。在原理上，本文首次将窄脉冲驱动的概念应用于动态电路，输出级由产生的窄脉冲驱动。由于产生的窄脉冲的幅值和宽度对噪声很敏感，而窄脉冲驱动机制又将电路对输出级的驱动限制在很“窄”的一个允许范围之内，所以电路具有很强的抗噪声能力。除此之外，新型电路技术还具有易于扩展的多下拉分支结构，在下拉网络很庞大时，设计者可以自由选择下拉分支的数目，从而达到减小最坏延时的目的。窄脉冲驱动技术通过采用新颖的原理和结构，消除了目前国际上常用的电路技术共有的电流竞争现象，获得了很好的电路性能。适应于目前VLSI设计中，特征尺寸不断减小，亚阈值漏电不断增加的挑战。 本文在详细分析现有技术的基础上，提出新型的抗噪声技术。具体说来，本论文共分为六章。其中前两章主要是总结前人的研究成果；后四章则是提出解决方案。本文提出的新型电路技术已经有了较为完善的研究成果，主要内容有：(1)新型电路技术的系列结构、改进结构、所应用的时钟策略和基本原理；(2)新型电路技术涉及的有关时间量、分析模型、参数设置以及其依据、抗噪声能力表征手段和影响抗噪声能力的量的定义等等；(3)在0．18μm／1．8V的工艺下进行多次模拟，与现有的典型技术进行比较，指出新型抗噪声技术在实现极强抗噪声能力情况下具有高速度的结论；(4)对新型电路技术的一些应用做了展望，并对全文进行总结。