随着集成电路工艺尺寸的不断缩小,SoC芯片的集成度越来越高,微处理器和存储器的工作频率也得到成倍地提高,因而对大数据流的存取和处理提出了更高的要求。作为微处理器和存储器之间传输和交换数据的桥梁,内存控制器是制约整个计算机系统性能的一个关键因素。因此,一款高性能、高效率的内存控制器是充分发挥微处理器和存储器极限性能和带宽的核心纽带。本论文以实际的项目为背景,完成了一款DDR2 SDRAM控制器的设计和基于FPGA的硬件实现。该控制器实现了对DDR SDRAM的初始化、刷新、读写校准和读延时最小化等功能。本设计采用特定的数据选通(DQS)时钟门控电路,解决了读DQS时钟脉宽削减和毛刺噪声等问题,实现了读DQS时钟的精准门控。同时,使用动态相移延时电路解决数据信号(DQ)与DQ之间及DQ与DQS之间的延时失配问题,并采用数字锁相环(DLL)补偿工艺/电压/温度(PVT)变化对时序的影响。本设计使用Modelsim和QuaryusⅡ等EDA工具完成功能验证平台的搭建、前仿真和FPGA验证。DDR2 SDRAM的工作频率为400MHz,而控制器采用降频技术,工作频率为200MHz,以降低控制器的设计难度。仿真和FPGA验证结果表明,当DDR2 SDRAM工作在400MHz时,控制器的最大读取延时为60ns,稳定性和可靠性良好。此款DDR2 SDRAM控制器可以IP核的形式集成于SoC设计中,实现对DDR2 SDRAM订器件进行高速访问。此外,SDRAM由SDR、DDR、DDR2到DDR3的技术发展主要集中在提升容量、频率、预取位数和降低电压、功耗等方面,而操作时序上有很大的继承性和类似性,因此,本论文的研究对DDR3控制器及今后的DDR4控制器的设计等有较好的参考价值。