随着芯片规模逐渐增大,芯片设计越来越复杂,尤其是采用纳米级工艺技术之后,使得提升电路性能遇到了许多新的挑战。电路的性能离不开对数据传输和处理相关的时钟信号的时钟频率,他决定了芯片的工作速度。所以时钟信号的分布网络设计成为了数字集成电路设计中的关键环节,它影响着芯片的时序收敛,直接影响了芯片的性能和功能。一个好的时钟网络即使芯片在最差的情况下也能满足时序收敛的要求。现今,特征工艺尺寸的缩小、时钟频率的提高,使得超大规模集成电路的设计越来越困难,传统的时钟树综合不易满足其对时钟信号的高性能要求。本文基于一款采用甚深亚微米的超大规模的SOC芯片开展研究,针对该复杂的超大规模集成电路,芯片采用层次化的设计方案。时钟分布网络设计也呈现出多个层次。为此,提出了一种层次化的时钟树实现方案,并同时考虑底层模块的走线要求,编写了将全局、布线资源信息反馈给底层各个模块的脚本。为获得低时钟偏斜的时钟网络的质量结果,本文经过筛选,选用了多源时钟树结构,多源时钟树的实现方法是在模块级就将模块划分成多个集群,并在每个集群中进行插入一个同等大小的时钟根缓冲器,再以这些时钟根的输出端作为新的时钟源进行时钟树综合。时钟根缓冲器插入的个数以及分布位置对模块的时钟质量有着很大的影响。为此,本文提出了一些启发式的方法对时钟根缓冲器在模块内的分布位置以及每个时钟缓冲器控制的寄存器进行了研究,分别为a)基于延迟调整tap点位置;b)使用kmeans算法进行寄存器的分配;c)使用二分法进行寄存器的分配。三种方法各有优越点,其中使用二分法进行寄存器的分配在减小时钟偏斜方面效果最明显,时钟偏斜平均降低了29%,时钟延迟降低了7%,但缺点是增加了20%功耗。