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超大规模集成电路的发展,使得芯片的集成度和功能设计复杂度日益增大,这使芯片的功能验证面临极大的挑战。传统的功能验证由于测试用例开发周期长,功能覆盖不全面,可重用性差和验证效率低等诸多不足,已经成为集成电路(IC)设计发展的瓶颈。寻求新的验证方法已经迫在眉睫。Accellera组织推出的通用验证方法学(UVM)改进了传统功能验证的不足,提升了验证的效率,引领着IC验证的发展方向。本文以网络数据包解析器为原型,采用SystemVerilog验证语言,设计实现了基于UVM验证方法学的验证平台,并且要求代码覆盖率达到95%以上,功能覆盖率达到100%。首先,分析了三种主流的功能验证技术:基于事务的验证、基于覆盖率驱动的验证和基于断言的验证,它们相对于传统功能验证有着明显的优势;然后分析了SystemVerilog语言相对于Verilog语言和SystemC语言具有支持覆盖率、断言、随机验证、完善的异常测试和优秀的内存管理机制等优点;UVM将三种验证技术的优势和SystemVerilog语言的优点相结合,形成了层次化的树形结构和稳健的工作机制。最后利用UVM的这些特点,对网络数据包解析器的功能需求进行分析,提出了一个适用于该解析器的功能验证的系统验证方案,并设计出UVM验证平台的总体架构。其次,根据平台的总体架构,设计实现了UVM验证平台的各个组件。重点对序列和参考模型这两个核心组件的实现进行了详尽的阐述。其中针对不同测试用例情形(随机验证和定向验证),序列分别产生了四类数据帧:短数据帧、长数据帧、混合数据帧和错误数据帧。并在参考模型中实现一个具有相同功能特性的参考解析器作为待测设计(DUT)的比对标准。另外,为实现解析器的完备的功能验证,在监视器组件中结合待解析协议类型设计实现多个功能覆盖点来统计分析其功能覆盖率。最后,结合随机验证和定向验证这两种测试用例情形的优势,完成了对DUT的功能仿真验证,分析了UVM验证平台的性能。本文解析器的代码覆盖率达到98.96%,功能覆盖率达到100%,表明UVM验证平台实现了对解析器完备的功能验证,解析器的解析功能也是正确可靠的。