随着当今通信技术和片上系统(SoC)技术的发展,对ADC的要求也越来越高。一方面,这些应用不仅要求ADC具有较高的速度和精度,同时还得具有良好的静态和动态性能。另一方面,为了降低成本,SoC应用对ADC小面积和低功耗的要求也越来越高。另外,SoC应用也要求其系统中各个模块易于集成,便于IP化,这就要求其中的ADC需要采用与数字电路兼容的标准工艺实现,同时具有较少的端口,通用性好。在各种ADC算法中,由于流水线ADC能实现精度、速度、功耗的良好折中,而CMOS工艺能提供性能优越的开关器件,故开关电容电路被很好的应用在了流水线ADC中。通常分辨率10位以上的流水线ADC都需要借助校准保证精度。校准可以降低ADC中开关、运放、传统流水线结构等引入的非线性,但会占用一定的芯片面积和产生一定的功耗。为了减小面积和节约成本,并且使ADC的功能具有通用性,包含校准电路的ADC不适合于SoC应用。所以,研究无校准的低功耗流水线ADC的设计对于SoC的应用是很有必要的。论文的研究内容主要包括ADC的高线性度和低功耗设计两个方面,其次是针对本文ADC的重要单元模块的设计实现:1.在提高线性度方面,论述了ADC采用第一级多位结构在提高线性度上的优势,同时研究了采样开关线性化技术。在开关自举电路中,通过加入电荷分享补偿便能补偿该部分电荷损失,在不影响频率响应的情况下,有效的提高了开关的线性度。仿真结果说明,和没有采用电荷分享补偿相比,采用了电荷分享补偿后,ADC总谐波失真降低了10dB。另外,对传统的中心对称电容版图技术进行了改进,使得电容阵列寄生参数匹配度提高,从而提高了电容的比例精度。通过最终三个版本ADC的流片和实测结果说明了改进的中心对称电容版图技术的有效性。2.研究流水线ADC低功耗技术。对各种流水线ADC的低功耗技术进行了较全面的分析。主要分析了无前端采样保持电路(SHA-less)的流水线ADC结构及运放共享结构的优缺点,并对这两种结构进行了误差分析。本文的ADC采用了SHA-less与运放共享相结合的结构,大幅度的降低了功耗,并给出了消除该结构下记忆效应的解决办法。具体措施是:在ADC采样和保持两个相位之间插入一个清零脉冲,受控于该脉冲的开关不仅使前后两级MDAC共享的运放输入端得到清零,也消除了MDAC的记忆效应对下一个采样信号的影响。3.在主要单元模块设计方面,首先,研究了宽带高增益跨导放大器设计。说明了跨导放大器采用单级结构在实现低功耗方面的优势。其次,对基准驱动电路的噪声、输出阻抗及与之相连的寄生器件等进行了深入分析,确定了各个主要设计参数之间的关系。再次,全面分析和研究了降低高速锁存比较器的回踢噪声的设计,并结合SHA-less结构的ADC,采用改进的比较器控制时钟,有效的降低了比较器的回踢噪声,使比较器的输入失调由42mV降低至100μV。4.为了证明上述技术的有效性,对三个版本的单片开关电容型流水线12位100MS/s ADC基于0.18μm 1P6M CMOS工艺,进行了流片验证。其中,版本1采用了传统10×1.5位/级+2位的流水线结构和传统的中心对称电容版图;版本2采用了本文提出的4位+7×1.5位+2位的流水线结构和传统的中心对称电容版图;版本3采用了本文提出的4位+7×1.5位+2位流水线结构和改进的中心对称电容版图。在相同条件下的测试结果表明,版本2的DNL、INL、SFDR等反映线性度的指标高于版本1,且功耗低于版本1,说明首级高位的结构优于首级低位的结构;版本3和版本2都采用了本文提出的流水线结构,故功耗相当;版本3采用了改进的中心对称版图结构,比版本2具有更高的线性度。版本3的SFDR高于已报道的无校准的ADC,虽然FoM指标逊于一些采用较新低功耗技术和先进工艺的ADC,但是优于已报道的无校准的12位高速ADC。以上结果说明本文ADC采用的首级高位的流水线结构、电荷分享补偿、改进的中心对称电容版图、运放共享与SHA-less相结合等措施能够在无校准、修调以及合理的功耗下,实现与国际上已报道的采用后台数字校准的12位120MS/s ADC相当的性能。从SoC应用的角度看,由于本文ADC采用了无校准的方式,外部端口较少且通用性较好,基于此ADC进行定制IP的设计周期可以缩短;同时,在没有校准和修调的情况下,ADC的工作时序不会被打断,且能保持较小的面积,能兼容更广的应用,所以,本文ADC相对采用了数字校准的ADC,能更好的满足SoC的应用,为高速高精度ADC IP的研究奠定了技术基础。