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随着数字通信技术的飞速发展以及半导体工艺水平的不断提高,尤其是片上系统(System-on-a-chip,SOC)的快速发展,对连接模拟信号和数字信号桥梁的模数转换器(Analog-to-Digital Converter,ADC)也提出了更高的要求。在众多结构当中,流水线模数转换器因其在速度、精度、功耗以及面积之间具有较好的折中关系而成为目前研究的主流架构。本文采用TSMC 0.18μm 1P4M CMOS工艺,研究设计了一款12位200MSPS的低功耗流水线ADC。本文首先对流水线ADC的基本原理及其架构进行了深入的研究,运用MAT LAB/Simulink对流水线ADC进行系统建模与仿真,确认系统的可行性及稳定性,并仿真分析了流水线ADC中几个主要非理想因素对输出频谱的影响。在此基础上,本文在TSMC 0.18μm 1P4M CMOS工艺下对各个电路模块进行设计、仿真和版图实现。该ADC的关键模块包括输入缓冲器(Input Buffer)电路、采样保持电路(SHA)、增益数模单元电路(MDAC)、比较器电路、时钟产生电路、带隙基准电路和数字校正电路。整个流水线由6级子级组成,前5级为2.5bit子级,第6级为2bit的并行flash ADC,并对各级输出采用数字校正技术进行误差校正,以达到12位的精度。输入缓冲器采用改进型的源跟随器,具有高线性度、低功耗的特点;采样保持电路采用电容翻转式结构以减少噪声和功耗;采样保持电路和MDAC中的放大器,均采用增益提高型,以保证有足够大的增益和单位增益带宽;采样开关采用栅压自举开关,减小了导通电阻引起的非线性误差;比较器采用了预放大动态锁存比较器的结构,充分利用了放大器负指数响应和动态锁存器正指数响应的优点,实现快速比较,同时也减小了踢回噪声。整个流水线级电容按比例缩减,有效的降低了电路功耗。电路经MPW流片后测试结果表明,在电源电压1.8V,采样频率为200MHz时,输入一个幅值为0.625V,频率约为10MHz的正弦信号,ADC输出的SFDR、SNR、ENOB分别为83.39dB、60.00dB,9.68Bit;当输入信号频率增加到约为70MHz时,ADC输出的SFDR、SNR、ENOB分别为74.93dB、58.92dB,9.47Bit,实现了高速高精度性能指标。