锁相环(Phase-Locked Loop, PLL)电路作为时钟倍频器,以其低廉的成本和优越的性能,成为当代微处理器必不可少的核心组成部件。锁相环位于微处理器时钟树的最上端,其性能的优劣直接影响并决定了全芯片的最高工作频率和稳定性。随着时钟频率的不断提高,微处理器的性能受锁相环的影响越来越大,锁相环技术己经成为当代微处理器的核心技术之一。本论文首先描述并分析了电荷泵锁相环频率合成器的体系结构、组成单元、各单元的数学模型,讨论并分析了电荷泵锁相环的线性、非线性特性和噪声特性,并给出了电荷泵锁相环器件参数的计算表达式。然后设计了一个工作在10MHz-80MHz的电荷泵锁相环频率合成器。设计中环形振荡器采用了具有自校正功能的延迟单元,特别是采用了全差分结构,大大抑制了电源和衬底噪声的干扰,稳定性有很大的提高。鉴频鉴相器增加了延迟反馈回路,减小了死区的范围。其中的各设计均使用Star-Hspice、Hsim和Cadence设计软件,采用CSMC 0.8μm CMOS工艺,完成了电路的设计、仿真、版图设计、后仿真及芯片测试。仿真结果表明,本设计可以很好的在2MHz-100MHz范围内输出正确的方波信号,锁定时间小于10μs,频率切换过程中没有出现失锁现象。华润上华的流片测试结果表明在-55~125℃的温度范围内,频率合成器均能稳定工作,符合军用标准,完全可以在军用数字信号处理器中用做时钟发生器。