随着集成技术的不断进步，集成电路的规模越来越大，片上网络(Network-on-Chip, NoC)逐渐向三维架构发展。3D NoC采用硅通孔(Through-Silicon-Via, TSV)技术实现层与层之间的垂直互联，以减短互连线的长度，降低延时和功耗，同时，3D NoC具有系统集成度高，封装密度大等优点。测试是3D NoC技术的重要环节，而3D NoC多样的体系结构和复杂的互连逻辑使测试方案的设计和实施变得愈加困难，时间成本愈来愈高。同时，由于TSV制作工艺复杂、成本较高、散热困难，在3D NoC中应尽可能地减少TSV的占用数量，3D NoC测试时同样有必要尽可能降低TSV的使用数量。因此，提出一种高效的测试规划方法以缩短测试时间，提高 TSV利用率，降低测试成本具有重要的研究价值。　　本研究首先分析了3DNoC的基本架构和IP核测试相关技术，其次在带分复用的测试策略下，重用 NoC作为测试访问机制，利用改进的量子进化算法（Improved Quantum-Inspired Evolutionary Algorithm，IQEA）对3D NoC实施测试规划研究，将I/O、TSV资源合理有效地分配给各个内核，并研究各层的测试TSV配置方案，以缩短测试时间，提高 TSV的利用率。为了提高算法性能，本文引入旋转角动态调整策略与量子变异策略，在个体更新时，量子旋转门旋转角的大小随着适应度值动态调整，以加快收敛，同时针对种群中适应度较差的个体采用受控量子旋转门实施变异操作，以增加种群多样性，确保种群中的个体向最优方向进化。最后以ITC’02基准电路进行3D NoC测试规划仿真实验。实验研究了不同TSV分配方案对测试时间的影响；并比较分析本文改进量子进化算法与云进化算法、多种群遗传模拟退火算法及未改进的量子进化算法的测试结果。仿真实验结果表明，本文加入改进策略的算法能够快速地收敛到最佳解，利用其对I/O、TSV分配方案进行优化，可以有效的缩短系统的总测试时间，提高测试TSV的利用率。