FPGA布局算法和软件位于工艺映射和布线之间,是一个承上启下的阶段,对最终的布通率和时序都有着重要的影响。本论文的工作之一便是在模拟退火算法的基础上,提出了一种快速FPGA布局算法。该算法先用解析模型快速确定所有宏模块及单个逻辑模块的“理想”位置,然后通过局部扩散消除模块之间的重叠,得到一个较好的初始布局方案,最后再用低温的模拟退火进一步优化,确定各模块的最终位置。实验数据表明,以目前在学术界普遍采用的修正线网总长度为目标函数,与经典的VPR算法相比,新算法大大降低了布局所耗费的时间,而不影响最终布局方案的质量。其次,现代FPGA有着多样而复杂的逻辑和布线资源,而学术界的布局软件VPR所面向的FPGA却只能处理十分简单的FPGA结构,对于宏、总线、多时钟等实际应用中很重要的部分都没有考虑。本文提出了一种针对现代FPGA中多种逻辑资源布局问题的新方法,用具有特定几何结构的逻辑单元层来统一处理多种类型的逻辑资源,在各个逻辑层面上进行模拟退火优化,确定各模块的位置。实验结果表明,该算法在保证了布局质量的同时,相对于经典的VPR布局算法节省了24%的耗时,并且完全适用于现代FPGA复杂的层次化结构。最后,时序信息对于电路的性能具有重要影响,是EDA软件必须考虑的目标之一。时序驱动的布局对于指导布线优化关键路径的延时具有重要意义。本文探讨了FPGA时序驱动布局的基本方法。