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随着计算机软硬件技术的不断进步,高性能计算领域迅猛发展;高性能计算领域的迅猛发展同时又对高性能微处理器不断提出新的需求。实现未来的超高性能计算机,硬件技术、体系结构、编程模型、算法、应用、工具等多个环节都面临着来自性能、功耗、可靠性等多个因素的挑战。处理器核的体系结构直接决定了处理器的性能、功耗、可靠性等特性,并且对系统编程模型、算法及应用都有显著的影响。本文针对未来高性能计算所面临的性能、功耗、可靠性等挑战,研究并提出一种高效能处理器核体系结构CAMPER(Core Architecture with Multi-thread,Power-Efficiency and Reliability)。CAMPER核基于一种精简的EPIC(Explicit Parallel Instruction Computing)处理器体系结构设计,并扩展多线程和向量技术,利用先进的低功耗设计和高可靠性技术,在原型样片TENT中实现。本文的主要贡献和创新点有:1.设计了一种精简的EPIC体系结构,作为CAMPER的基准结构。提出了一种顺序发射、顺序执行、顺序提交、乱序完成的锁步执行模型(In-order issue In-order execute In-order commit Out-of-order completion Lock Step Model,简称I3OLSM),能有效地提高存储级并行性。基于I3OLSM执行模型,通过低开销的指令分派、非对称的执行部件设计、虚拟多端口存储等方法,在性能影响很小或可忽略的情况下,能进一步精简处理器的设计,降低芯片实现开销。2.提出了向量分组交叉多线程扩展技术。设计了指令集和寄存器扩展方案,并提出向量掩码条件执行模型来降低开销;提出分组交叉多线程调度策略,将线程分为若干组,线程组内采用交叉调度技术,线程组间采用同时调度技术,采用混合的线程调度策略提高多线程计算性能。设计了分组交叉多线程向量存储结构,支持标量和向量数据的混合访问。实现与分析结果表明了所提工作的有效性。3.提出能量均衡的微处理器设计理念,从体系结构设计、逻辑设计、物理设计等多个层次对处理器功耗进行了优化,提出了软硬件结合的处理器待命与休眠技术,通过指令集的扩展和硬件功耗管理单元的支持,深度挖掘处理器空闲部件功耗优化的潜力,降低动态功耗和静态功耗;提出基于指令队列的循环代码检测与执行机制,降低功耗。同时,通过后端物理设计流程验证了所提出技术的可实现性,并在物理设计过程中实现功耗回收,进一步降低了处理器芯片功耗。实测数据表明,提出的多层次、多阶段结合的低功耗设计技术实现了能耗与性能的均衡,实现了按需耗能的设计目标。4.提出了一种基于路交叉的低开销Cache存储体容软错误设计方法。该方法将Cache数据以路交叉的方式分散存储,保证了单粒子轰击导致的相邻多位错仅发生在不同路的数据体中,从而可通过分时检测不同路数据的方式有效地解决了深亚微米下存储体多位错问题,提高片上存储可靠性。CAMPER核体系结构在原型测试样片TENT中实现。TENT测试样片在1.5GHz频率下测得SPEC CPU2000 Rate整数测试分值为143,浮点测试分值为122,功耗30瓦。测试结果表明CAMPER是一种高效能的核体系结构。