数模转换器(DAC)是现代数字和模拟电路中用途广泛的重要接口部件。随着计算机、数字信号处理、通信等技术的发展，DAC 成为了提高信号处理速度和精度的关键。这些对 DAC 的精度和速度提出了更高的要求。在高速高精度 DAC 设计中，高速译码器是整个 DAC 设计的难点和瓶颈之一。 论文设计了一种用于高速高精度 DAC 的高速流水线低逻辑复杂度 DEM 译码电路，能有效地减少高速 DAC 中信号变换的非线性误差。论文以 14 位 DAC 为例来说明这种译码方式的结构特点。14 位输入采用 5+5+4 的分段混合译码方式，其中高五位和中五位都采用新型的低逻辑复杂度的 DEM 译码方式，低四位采用二进制译码方式。 论文采用 Matlab 对 14 位 DEM DAC 进行建模和仿真，当输入信号频率为121MHz，采样频率为 1GHz 时，无杂波动态范围为 99.84dB，信噪比为 85.94dB，有效位数为 13.9 位，积分非线性误差为 0.522LSB,微分非线性误差为 0.259LSB。基于 SMIC 0.18µm 1P6M CMOS 工艺，工作电压为 1.8V，系统频率为 1GHz，DEM译码电路芯片面积为 100974μm2。论文所设计的高速流水线低逻辑复杂度 DEM 译码电路能满足高速高精度 DAC 设计要求。