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随着SOC技术的发展,电池供电的便携式电子产品得到了广泛应用。便携式电子产品应用功能的日益增多,导致SRAM存储器所占的芯片面积越来越大。器件特征尺寸的减少,使得静态功耗在电路总功耗中所占比例越来越大,芯片功耗的大小直接影响到电池的使用时间,因此,研究SRAM低功耗技术具有很强的现实意义。本文首先分析了CMOS电路的功耗来源和SRAM存储器的工作原理,然后采用SMIC 130nm工艺,设计出了一个上拉比q为2/3、下拉比r为3/2的六管SRAM存储单元,并以此为基础设计出了一个数据端口为16位的、常规8K位的SRAM存储器。鉴于130nm工艺下SRAM静态功耗主要来源于亚阈值漏电,且存储器的I/O端口为16个,本设计将同一行中相邻的每16个单元组成一个块,采用行地址与列地址译码信号共同控制门控管的功率门控技术,对每个块都进行门控,存储器每进行一次读或者写操作,只开启相应地址的一个块,没被选中的块都处于休眠状态,以此来最大程度的降低SRAM的静态功耗。然后根据块,设计出一个数据端口为16位的、存储容量为8K位的静态低功耗SRAM存储器,并画出了一个SRAM存储单元和一个块的版图,通过了DRC和LVS验证。为了验证设计功能的正确性并与常规8K位SRAM存储器进行静态功耗比较,分别用软件Nanosim和Hspice进行了仿真。仿真结果表明:在时钟频率为100MHZ下的数据访问时间约为0.99ns,存储器静态电流约为7.9μA,静态功耗约为9.5μW,相比常规设计下的8K位SRAM存储器,牺牲性能约为2%,面积增加约为6%,获得了42%的静态功耗节省。