随着深亚微米集成电路时代的来临，数字电路的可测性越来越显现出他的重要性，而且正在作为一个不断发展的领域独立出来。本文对数字集成电路的可测性设计作了深入研究。 本文首先介绍了组合逻辑电路的测试方法，一般是基于故障模拟的寻找测试码的方法，这里介绍了D算法，以及由其发展而来的PODEM算法和FAN算法。非冗余的组合逻辑电路总是能用此法找到给定故障的测试码的。 而对于含有记忆元件的时序电路，由于电路的输出不仅跟当前输入有关，而且还跟过去的输入也有关，按照一般的故障模拟方法测试将是一件非常耗时而繁重的工作。我们介绍了基于扫描的测试方法，扫描链的选择和建立是一项比较关键的技术，直接关系着测试性能和电路的系统性能。我们提出了一些有效的扫描路径设计技术，并且分析了它们的特点和一些设计中要权衡考虑的因素。基于扫描的内建自测试技术是目前发展比较迅速的可测性设计方法，我们从原理和结构上对此作了全面分析，最后提出了一种矩阵扫描的BIST结构方法，可供测试及故障诊断用。 传统的基于电路输出电压的逻辑观察的测试技术在深亚微米集成技术条件下不足以满足越来越多的集成电路产品的低故障漏检率要求。于是，寻找电压测试技术的对偶方法来捕获从逻辑观察法中漏检的故障变得非常具有现实意义。我们介绍了一种电流测试法，即IDDQ测试法。本文对这种方法的原理深入分析，对可测故障和测试方案作了详细阐述。在CMOS电路物理参数不断缩小的情况下，电路的静态耗损电流也增加，这对IDDQ测试方法是一大挑战。本文给出了一些IDDQ电流控制方法，以及灵活运用IDDQ测试方法的技巧。 可测性设计的重要性与日俱增，将其纳入自动化设计流程是迫切所需。本文对逻辑综合作了介绍，分析了目前常用的综合系统中用的数据结构BDD，具体研究了由BDD映射逻辑门电路的技术，并提出了一种按照相关性原则来选取变量顺序的优化算法。 通过在电路综合中将测试策略考虑进去的方式，可以影响着逻辑综合过程的行为，可将由于测试而带来的额外花费降低，这就是可测性综合。我们研究了将可测性设计纳入综合系统的具体方法，并论述了几种可测性设计方案自动综合实现的技术。 由于电路的网表信息最终是在逻辑综合后确定下来的，所以逻辑综合过程的电路信息对电路的测试是非常重要的。我们对KFDD电路的可测性作了定性分析，能以很小的代价获得对可测性的控制，保证最终实现的电路完全可测，或达到规定的故障覆盖率。