五十多年来，半导体集成电路技术不断提高，向着高集成度、高性能、低功耗和多功能的方向发展。这得益于构成其基本单元的MOS器件特征尺寸的不断缩小。然而，由于器件面积不断减小，新型栅材料以及新器件结构的引入，传统大尺寸器件的一些可靠性研究方法及其模型等在纳米尺度器件中不再适用。另外，由于在纳米尺度器件中，栅介质层陷阱数目变的很小，工艺涨落以及栅氧层厚度减小等因素也使得单个陷阱在俘获载流子后引起器件的阂值漂移增加，同时陷阱本身存在动态随机涨落。因此，在纳米尺度器件中陷阱相关的可靠性退化及其涨落的新问题对电路有很重要的影响。　　本论文正是基于以上的问题进行了相关的研究。首先探讨分析了目前关于NBTI物理机制的一些主要观点，并根据实际的测试结果建立了适合特定工艺条件的NBTI模型，并利用该模型进行了电路的可靠性退化仿真预测。　　为了研究陷阱相关的可靠性及其涨落问题，首先研究了单陷阱的随机特性。本文基于蒙特卡洛的方法，模拟了陷阱的随机行为，根据模拟结果分析了陷阱在不同情况下的占据几率变化特性，并且建立了相关模型。对陷阱特性的研究离不开在不同条件下对器件中陷阱随机行为进行测试。然而，传统的提取陷阱时间常数的方法只能在有限的电压区间范围内进行，受限与测试精度与时间长度的矛盾，无法在区间外进行直接测试。基于对陷阱随机特性的理解，论文中提出了一个新的高效地表征陷阱时间常数的方法，有效地弥补了传统方法的不足。针对该方法，分别通过模拟和测试验证了其可行性。对研究陷阱的相关物理问题提供了很好的途径。　　对于多陷阱相关的NBTI退化及其涨落的问题，本文对其进行了详细地研究。由于NBTI的涨落问题除了传统认为的器件之间的涨落(DDV)，不同循环间的涨落(CCV)在测试过程中也有很明显的体现。而CCV对器件以及电路的影响在之前研究的比较少。因此，论文中采用有效占据几率的概念表征了NBTI的CCV，并且以RO电路和SRAM电路为典型代表，研究了NBTI退化及涨落对电路的影响，重点与仅考虑DDV的情况进行了对比。　　以上的研究，都是基于纳米尺度MOS器件以及电路中产生的一些新的可靠性退化及其涨落问题，对相关问题的理解以及电路的可靠性设计等提供了参考与指导。